存储器电源时序控制芯片制造技术

一种存储器电源时序控制芯片，包括：多个输入接脚、控制电路及多个输出接脚。此些输入接脚用以接收对应于各处理器平台的多个控制信号。控制电路判断存储器电源时序控制芯片使用在此些处理器平台中的一选定处理器平台，并依据此选定处理器平台的控制信号产生对应的多个电源开关信号。此些输出接脚用以输出此些电源开关信号，以控制此选定处理器平台的存储器的电源时序。

【技术实现步骤摘要】

本技术是有关于一种控制芯片，且特别是有关于一种可相容于多种处理器平台的存储器电源时序控制芯片。
技术介绍
一般来说，不同的处理器平台(例如英特尔(Intel)处理器平台或是超微(AMD)处理器平台)，对于其所搭载的动态随机存取存储器(DRAM)的电源时序的要求亦不相同。举例来说，第四代双倍数据率同步动态随机存取存储器(DDR4SDRAM)电路正常运作所需的供电电源包括VPP电源(为2.5伏特)、VDD电源(或VDDQ电源，为1.2伏特)以及VTT电源(为0.6伏特)，而当计算机设计业者在发展Intel2016KabyLake处理器平台并搭载DDR4SDRAM的计算机产品时，计算机设计业者需实现Intel2016KabyLake处理器平台所要求的DDR4SDRAM的VPP电源、VDD电源(或VDDQ电源)以及VTT电源的电源时序(由Intel公司所制定)。同样地，当计算机设计业者发展AMD2017AM4处理器平台并搭载DDR4SDRAM的计算机产品时，计算机设计业者需实现AMD2017AM4处理器平台所要求的DDR4SDRAM的VPP电源、VDD电源(或VDDQ电源)以及VTT电源的电源时序(由AMD公司所制定)。由于Intel2016KabyLake处理器平台所要求的DDR4SDRAM的电源时序较为复杂，故在其公版线路的设计上，Intel公司建议设计业者可采用特定的逻辑芯片来实现。另外，由于AMD2017AM4处理器平台所要求的DDR4SDRAM的电源时序较为单纯，故在其公版线路的设计上，AMD公司建议设计业者可采用电路群(discretecircuit)来实现。然而，针对不同的处理器平台，设计业者势必得准备不同的电路器件(例如上述的特定的逻辑芯片以及电路群器件)，如此一来，将会增加备料上的复杂度与成本。
技术实现思路
有鉴于此，本技术提供一种存储器电源时序控制芯片，可相容于多种处理器平台，故可降低电路设计业者的开发时间，还可降低电路设计业者在备料上的复杂度与成本。本技术的存储器电源时序控制芯片包括多个输入接脚、平台选择电路、多个电源时序电路、输入选择电路、输出选择电路以及多个输出接脚。此些输入接脚用以接收对应于各处理器平台的多个控制信号。平台选择电路用以提供至少一选择信号以指示存储器电源时序控制芯片使用在此些处理器平台中的一选定处理器平台。此些电源时序电路的每一者用以依据此些控制信号而产生此些处理器平台的其中一者的多个电源开关信号。输入选择电路耦接到此些输入接脚以接收此些控制信号，耦接到平台选择电路以接收选择信号，且根据选择信号而将此些控制信号传送至此些电源时序电路的其中一者。输出选择电路耦接到平台选择电路以接收选择信号，耦接到此些电源时序电路以接收此些电源时序电路的每一者的此些电源开关信号，且根据选择信号而选择此些电源时序电路的其中该者的此些电源开关信号。此些输出接脚耦接到此些输出选择电路，并输出所选择的此些电源开关信号以控制此选定处理器平台的存储器的电源时序。在本技术的一实施例中，平台选择电路包括：至少一搭接接脚，其中至少一搭接接脚用以搭接至不同的电压位准而产生不同的至少一选择信号。一次性可编程储存器或是暂存器，用以储存以及提供至少一选择信号。在本技术的一实施例中，平台选择电路包括一次性可编程储存器或是暂存器，用以储存以及提供所述至少一选择信号。在本技术的一实施例中，多种处理器平台包括超微2017AM4处理器平台以及英特尔2016KabyLake处理器平台或英特尔2015SkyLake处理器平台，且存储器包括第四代双倍数据率同步动态随机存取存储器DDR4SDRAM电路。在本技术的一实施例中，电源时序包括DDR4SDRAM电路的VPP电源、VDD电源或VDDQ电源以及VTT电源的供电顺序。在本技术的一实施例中，存储器电源时序控制芯片可相容于英特尔(Intel)处理器平台以及超微(AMD)处理器平台。此存储器电源时序控制芯片包括第一复合功能接脚、第二复合功能接脚、第三功能接脚、第四复合功能接脚、第五复合功能接脚、第六复合功能接脚、第七复合功能接脚以及控制电路。第一复合功能接脚用以接收英特尔(Intel)处理器平台的芯片组的SLP_S4#信号，或用以接收超微(AMD)处理器平台的应用处理单元(ApplicationProcessorUnit，简称APU)的SLP_S5#信号。第二复合功能接脚用以接收英特尔(Intel)处理器平台的VPP_PG信号，或用以接收超微(AMD)处理器平台的应用处理单元的AM4R1信号。第三功能接脚用以接收英特尔(Intel)处理器平台的芯片组的SLP_S3#信号，或用以接收超微(AMD)处理器平台的应用处理单元的SLP_S3#信号。第四复合功能接脚用以接收英特尔(Intel)处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收超微(AMD)处理器平台的应用处理单元的S0A3_GPIO信号。控制电路耦接到第一复合功能接脚、第二复合功能接脚、第三功能接脚以及第四复合功能接脚。当控制电路判断存储器电源时序控制芯片使用在英特尔(Intel)处理器平台时，控制电路依据SLP_S4#信号、VPP_PG信号、SLP_S3#信号以及DDR_VTT_CNTL信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号。当控制电路判断存储器电源时序控制芯片使用在超微(AMD)处理器平台时，控制电路依据SLP_S5#信号、AM4R1信号、SLP_S3#信号以及S0A3_GPIO信号产生对应的第一电源开关信号、第二电源开关信号以及第三电源开关信号。第五复合功能接脚耦接到控制电路，用以输出第一电源开关信号以控制英特尔(Intel)处理器平台或超微(AMD)处理器平台的DDR4SDRAM电路的VPP电源的电源时序。第六复合功能接脚耦接到控制电路，用以输出第二电源开关信号以控制DDR4SDRAM电路的VDD电源或VDDQ电源的电源时序。第七复合功能接脚耦接到控制电路，用以输出第三电源开关信号以控制DDR4SDRAM电路的VTT电源的电源时序。在本技术的一实施例中，多个电源时序电路包括第一电源时序电路，若选定处理器平台为英特尔2016KabyLake处理器平台或英特尔2015SkyLake处理器平台，则第一电源时序电路于SLP_S4#信号使能之后，使能第一电源开关信号；第一电源时序电路于VPP_PG信号使能之后，使能第二电源开关信号；第一电源时序电路于SLP_S4#信号禁能之后，禁能第二电源开关信号；第一电源时序电路于第二电源开关信号禁能时的第一延迟时间之后，禁能第一电源开关信号；以及第一电源时序电路于SLP_S3#信号与DDR_VTT_CNTL信号之中择一以作为第三电源开关信号。在本技术的一实施例中，多个电源时序电路包括第二电源时序电路，若选定处理器平台为超微2017AM4处理器平台，则第二电源时序电路于SLP_S5#信号使能时的第二延迟时间之后，使能第一电源开关信号；第二电源时序电路于第一电源开关信号使能时的第三延迟时间之后，使能第二电源开关信号；第二电源时序电路于SLP_S5#信号禁能时的第二延迟时间之后或在AM4R1信号禁本文档来自技高网...

【技术保护点】
一种存储器电源时序控制芯片，其特征在于，所述存储器电源时序控制芯片相容于多种处理器平台，所述存储器电源时序控制芯片包括：多个输入接脚，用以接收对应于各所述多种处理器平台的多个控制信号；一平台选择电路，用以提供至少一选择信号以指示所述存储器电源时序控制芯片使用在所述多种处理器平台中的一选定处理器平台；多个电源时序电路，所述多个电源时序电路的每一者用以依据所述多个控制信号而产生所述多种处理器平台的其中一者的多个电源开关信号；一输入选择电路，耦接到所述多个输入接脚以接收所述多个控制信号，耦接到所述平台选择电路以接收所述至少一选择信号，且根据所述至少一选择信号而将所述多个控制信号传送至所述多个电源时序电路的其中一者；一输出选择电路，耦接到所述平台选择电路以接收所述至少一选择信号，耦接到所述多个电源时序电路以接收所述多个电源时序电路的每一者的所述多个电源开关信号，且根据所述至少一选择信号而选择所述多个电源时序电路的其中该者的所述多个电源开关信号；以及多个输出接脚，耦接到所述输出选择电路，并输出所选择的所述多个电源开关信号，以控制所述选定处理器平台的一存储器的一电源时序。

【技术特征摘要】
2016.07.27 TW 1052113071.一种存储器电源时序控制芯片，其特征在于，所述存储器电源时序控制芯片相容于多种处理器平台，所述存储器电源时序控制芯片包括：多个输入接脚，用以接收对应于各所述多种处理器平台的多个控制信号；一平台选择电路，用以提供至少一选择信号以指示所述存储器电源时序控制芯片使用在所述多种处理器平台中的一选定处理器平台；多个电源时序电路，所述多个电源时序电路的每一者用以依据所述多个控制信号而产生所述多种处理器平台的其中一者的多个电源开关信号；一输入选择电路，耦接到所述多个输入接脚以接收所述多个控制信号，耦接到所述平台选择电路以接收所述至少一选择信号，且根据所述至少一选择信号而将所述多个控制信号传送至所述多个电源时序电路的其中一者；一输出选择电路，耦接到所述平台选择电路以接收所述至少一选择信号，耦接到所述多个电源时序电路以接收所述多个电源时序电路的每一者的所述多个电源开关信号，且根据所述至少一选择信号而选择所述多个电源时序电路的其中该者的所述多个电源开关信号；以及多个输出接脚，耦接到所述输出选择电路，并输出所选择的所述多个电源开关信号，以控制所述选定处理器平台的一存储器的一电源时序。2.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述平台选择电路包括：至少一搭接接脚，其中所述至少一搭接接脚用以搭接至不同的电压位准而产生不同的所述至少一选择信号。3.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述平台选择电路包括：一次性可编程储存器或是暂存器，用以储存以及提供所述至少一选择信号。4.根据权利要求1所述的存储器电源时序控制芯片，其特征在于，所述多种处理器平台包括超微2017AM4处理器平台以及英特尔2016KabyLake处理器平台或英特尔2015SkyLake处理器平台，且所述存储器包括第四代双倍数据率同步动态随机存取存储器DDR4SDRAM电路。5.根据权利要求4所述的存储器电源时序控制芯片，其特征在于，所述电源时序包括所述DDR4SDRAM电路的VPP电源、VDD电源或VDDQ电源以及VTT电源的供电顺序。6.根据权利要求4所述的存储器电源时序控制芯片，其特征在于，所述多个输入接脚包括：第一复合功能接脚，用以接收所述英特尔2016KabyLake处理器平台或所述英特尔2015SkyLake处理器平台的芯片组的SLP_S4#信号，或用以接收所述超微2017AM4处理器平台的应用处理单元的SLP_S5#信号；第二复合功能接脚，用以接收所述英特尔2016KabyLake处理器平台或所述英特尔2015SkyLake处理器平台的VPP_PG信号，或用以接收所述超微2017AM4处理器平台的应用处理单元的AM4R1信号；第三功能接脚，用以接收所述英特尔2016KabyLake处理器平台或所述英特尔2015SkyLake处理器平台的所述芯片组的SLP_S3#信号，或用以接收所述超微2017AM4处理器平台的所述应用处理单元的SLP_S3#信号；以及第四复合功能接脚，用以接收所述英特尔2016KabyLake处理器平台或所述英特尔2015SkyLake处理器平台的中央处理器的DDR_VTT_CNTL信号，或用以接收所述超微2017AM4处理器平台的所述应用处理单元的S0A3_GPIO信号，其中所述多个输出接脚包括：第五复合功能接脚，用以输出第一电源开关信号以控制所述DDR4SDRAM电路的VPP电源的电源时序；第六复合功能接脚，用以输出第二电源开关信号以控制所述DDR4SDRAM电路的VDD电源或VDDQ电源的电源时序；以及第七复合功能接脚，用以输出第三电源开关信号以控制所述DDR4SDRAM电路的VTT电源的电源时序。7.根据权利要求6所述的存储器电源时序控制芯片，其特征在于，所述多个电源时序电路包括第一电源时序电路，若所述选定处理器平台为所述英特尔2016KabyLake处理器平台或所述英特尔2015SkyLake处理器平台，则所述第一电源时序电路于所述SLP_S4#信号使能之后，使能所述第一电源开关信号；所述第一电源时序电路于所述VPP_PG信号使能之后，使能所述第二电源开关信号；所述第一电源时序电路于所述SLP_S4#信号禁能之后，禁能所述第二电源开关信号；所述第一电源时序电路于所述第二电源开关信号禁能时的第一延迟时间之后，禁能所述第一电源开关信号；以及所述第一电源时序电路于所述SLP_S3#信号与所述DDR_VTT_CNTL信号之中择一以作为所述第三电源开关信号。8.根据权利要求6所述的存储器电源时序控制芯片，其特征在于，所述多个电源时序电路包括第二电源时序电路，若所述选...

【专利技术属性】
技术研发人员：杨欣龙，洪明哲，
申请(专利权)人：新唐科技股份有限公司，
类型：新型
国别省市：中国台湾;71