本发明专利技术提供一种具有应力沟道(strained?channel)的半导体装置以及制造该装置的方法。此半导体装置具有形成在沟道凹陷上的栅极。以应力引发材料(stress-inducing?material)填入形成于栅极两侧的第一凹陷及第二凹陷，该应力引发材料扩展进入源极/漏极延伸(source/drain?extension)与栅极边缘重叠的区域。在一实施例中，沟道凹陷及/或第一与第二凹陷的侧壁可为沿着{111}刻面。本发明专利技术相较于其他已知系统可在沟道区显示较高且较均匀的应力。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置，特别涉及一种具有凹陷沟道的互补型金属氧化物半导体(CMOS)晶体管。
技术介绍
过去数十年间，金属氧化物半导体场效应晶体管(MOSFETs)尺寸的缩减，包括栅极长度及栅极氧化层厚度的缩减，使得集成电路的速度、性能、密度及每单元功能成本能够持续进步。为了更进一步加强晶体管的表现，已利用在半导体基板的部分的应变沟道区制作金属氧化物半导体场效应晶体管装置。应变沟道区可增强载流子迁移率，从而增进在 η-沟道(NM0SFET)或ρ-沟道(PM0SFET)时的表现。一般而言，可在NM0SFET晶体管的η沟道中，在源极到漏极的方向引发伸张应力以增加电子迁移率，而在PM0SFET晶体管的ρ沟道中，在源极到漏极的方向引发压缩应力以增加空穴迁移率。现有多个方法将应力引进晶体管沟道区。方法之一是通过在源极/漏极区的基板中形成凹陷以引进沟道区的应力。例如， 在源极/漏极区的凹陷区中，可通过外延生长一应力引发层，如硅锗，其相较于硅具有较大晶格结构，如此可在硅基板上形成在沟道区具有压缩应力的PMOS装置。相似的，在源极/ 漏极区的凹陷区中，可通过外延生长一应力引发层，如碳化硅，其相较于硅具有较小晶格结构，如此可在硅基板上形成沟道区具有伸张应力的NMOS装置。在此方法中，应力引发层限于在源极/漏极区中较重掺杂的区域，因此源极/漏极延伸区或栅极与源极/漏极延伸区的重叠区对于沟道区的应力，具有极少或几乎不具贡献性。
技术实现思路
为克服现有技术的缺陷，在一实施例中，提供一半导体装置，该半导体装置包含基板、在基板上的栅极介电材料及在栅极介电材料上的栅极。栅极置放于基板的凹陷中，而在栅极两侧的源极/漏极区包括一应力引发材料，使得应力引发材料扩展进入源极/漏极的延伸与栅极边缘重叠的区域。该栅极下的凹陷可有侧壁具{111}表面方向且为U型或其类似形状。在另一实施例中，提供具应力沟道区的半导体装置的形成方法，并提供具虚置栅极以及在虚置栅极两侧的第一凹陷及第二凹陷的基板，该第一及第二凹陷以应力引发材料填塞。移除虚置栅极而在第一凹陷与第二凹陷中间形成第三凹陷。在第三凹陷的底部形成栅极介电材料，并且在该栅极介电材料上形成栅极。第一凹陷及第二凹陷扩展至栅极下方， 而进入源极/漏极的延伸与栅极边缘重叠的区域。本专利技术相较于其他已知系统可在沟道区显示较高且较均勻的应力。为让本专利技术的上述及其他目的、特征、及优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。附图说明图1 图4为一系列剖面图，说明一实施例形成半导体装置的中间阶段。图5 图6为一系列剖面图，说明另一实施例形成半导体装置的中间阶段。主要附图标记说明100 -、基板102 -、晶体管104 -、虚置栅极105 -、虚置栅极介电层106 -叫旬隔物108 -、应力区110 -、硅化区114 -、介电层414 -H 极介电层416 -、栅极518 -、沟道凹陷620 -、栅极介电材料622 -、栅极312 -、沟道凹陷112 -、源极/漏极延伸具体实施例方式以下详细讨论实施例的制作与使用，然而，本专利技术公开所提供许多可应用的专利技术概念可实施于多种广泛的个别内容上。所讨论的特定的实施例仅为说明特定制作及使用实施例的方法，而非用以限制本专利技术公开的保护范围。以下将详细解释在源极及漏极区中利用应力引发层的一实施例。应力引发层扩展进入源极/漏极延伸(source/drain extension, SDE)区，从而在沟道区发挥更大的应力。 更进一步的，沟道区本身凹陷，造成凸起的源极/漏极的延伸区扩展到栅极介电层的底部表面之上。因此，部分实施例可在驱动电流Ion增加时改善短沟道效应。图1至图4根据一实施例说明具有应力凹陷沟道区的半导体装置的制造方法。首先，图1显示根据一实施例的部分基板100，该基板100上形成晶体管102。该基板100可包含为掺杂或未掺杂的硅块材，或绝缘层上覆半导体(semiconductor-on-insulator，S0I) 基板的有源层。一般而言，SOI包含于绝缘层上形成的一层半导体材料如硅。该绝缘层举例来说可为埋入氧化物(buried oxide,BOX)层或氧化硅层。该绝缘层在基板上，该基板通常为硅或玻璃基板。其他可使用的基板如多层或梯度基板。该基板也可为锗基板、锗硅基板、III-V族基板或其类似基板。以下将详述在源极/漏极区的基板中形成的一个凹陷，且该凹陷的侧壁较佳为具有{111}表面方向。为得具该{111}表面方向凹陷的侧壁，基板100较佳具有{100}或 {110}的表面方向，然而其他方向也可使用。晶体管102包括虚置栅极104及形成于虚置栅极104旁边的间隔物106。虚置栅极可用任何适当材料形成，然而，形成虚置栅极104的材料，相较于制造间隔物106的材料， 以具有高度蚀刻选择性的材料为佳，因为如下面详述，随后将在工艺步骤中移除虚置栅极 104。在一实施例中，沉积及再结晶非晶硅以制造多晶硅。在一虚置栅极为多晶硅的实施例中，该虚置栅极104可通过低压化学气相沉积(LPCVD)来沉积掺杂或未掺杂的多晶硅，使其厚度约在200至1000埃范围间。以这种方式，虚置栅极可与真实栅极同时或分别形成于基板100的不同处，使单一晶片/裸片上的装置具有不同操作特性。应注意可如图1所示，将4虚置栅极介电层105插入基板100及虚置栅极104之间。在部分实施例中，在移除虚置栅极104时，相较于虚置栅极104及基板100，使用虚置栅极介电层105可使其有较佳的蚀刻选择性。虚置栅极介电层105可包含任何适当的介电层，包括与基板100有高度蚀刻选择性的材料如氧化硅、氮氧化硅、二氧化铪、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、其他适合的高介电常数材料及/或上述的组合。可通过将介电层沉积及图案化而形成间隔物106。在一实施例中，介电层可包含一个单层或多于两层，各包含氧化物、氮化硅、氮氧化硅及/或其他介电材料。该介电层的形成可通过任何适合的技术如等离子体化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、 次压化学气相沉积(sub-atmosphericchemical vapor d印osition，SACVD)及其类似方法。 介电层而后进行图案化以形成间隔物106，其中可由湿蚀刻或干蚀刻择一进行图案化。移除介电层的水平部分，而剩余部分如图1所示形成间隔物106。应注意得是，虽然图中仅显示单一间隔物以说明，但也可形成多间隔物、衬层(liners)、及/或其类似物以在源极/漏极中得到所欲的掺杂轮廓。图1也显示源极/漏极中的应力区108在虚置栅极104的两侧。根据一实施例， 该应力区108由应力引发材料形成而造成应力沟道区。在源极/漏极区的凹陷区中，可通过外延生长一应力引发层，如硅锗，其相较于硅具有较大晶格结构，如此可在硅基板上形成在沟道区具有压缩应力的PMOS装置。相似的，在源极/漏极区的凹陷区中，可通过外延生长一应力引发层，如碳化硅，其相较于硅具有较小晶格结构，如此可在硅基板上形成沟道区具有伸张应力的NMOS装置。可通过具晶格表面选择性的湿蚀刻工艺形成该凹陷，举例来说可在体积浓本文档来自技高网...
【技术保护点】
１．一种半导体装置，包括：一基板；一栅极介电材料，位于该基板上；一栅极，位于该栅极介电材料上，该栅极设于该基板中的一第一凹陷上；以及源极／漏极区，位于该栅极两侧的基板中，该源极／漏极区包括在一应力引发材料位于该栅极两侧该基板的一第二凹陷及一第三凹陷中，该源极／漏极区包括凸起的源极／漏极延伸，而该源极／漏极延伸的一顶表面扩展至该第一凹陷的一底表面上方，该第二凹陷及该第三凹陷扩展进入该源极／漏极延伸与该栅极重叠的区域。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：郑振辉，冯家馨，蔡瀚霆，蔡明桓，范玮寒，宋学昌，王海艇，吕伟元，罗先庆，陈冠仲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71
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