钟控异步FIFO存储器制造技术

本发明专利技术公开了一种钟控异步FIFO存储器。包括：双端口随机静态存储器SRAM、写 字线控制模块、读字线控制模块、标志位模块、满和半满信号产生模块以及空和半空信 号产生模块。读写字线控制模块采用门控时钟触发的寄存器链来选通SRAM的读写字线 以完成读写功能，同时把SRAM中每个数据的是否有效标志直接传送给标志位模块，避 免了复杂的编码转换。标志位模块将标志位的值存储在双稳电路中，使双稳电路的值仅 依靠三个NMOS下拉晶体管，不存在多时钟域问题，避免了亚稳态问题。标志位的值只 需经过结构简单的组合逻辑就能产生空、满、半空和半满信号，无需复杂的减法逻辑单 元，降低了电路复杂度，提高了电路速度。本发明专利技术用于集成电路芯片中不同时钟域间的 数据缓冲。

【技术实现步骤摘要】

本专利技术属于电子元件
，特别是一种异步先入先出FIFO存储器，用于集成 电路芯片中不同时钟域间的数据缓冲。
技术介绍
现代的集成电路芯片中，随着设计规模的不断扩大， 一个系统中往往含有数个时钟。 多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO是解决 这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快 速而方便地传输实时数据。在网络接口、图像处理等方面，异步FIFO得到了广泛的应 用。异步通用FIFO具有两个独立的读写时钟，其传输数据使用一个时钟域将数据值依 序写入FIFO缓存，再使用另一个时钟域，按照先入先出的顺序从FIFO中读出数据值， 这两个时钟域相互独立且不相同。不管是什么类型FIFO，其关键点是产生读，写地址和空、满的标志。通常一个好的 FIFO设计，其基本要求是写满而不溢出，能读空而不多读。因此，如何正确产生FIFO 空、满标志，是异步FIFO设计成败的关键。设计FIFO存在着两大难点 一是如何同步 异步信号，消除触发器产生亚稳态的问题；二是如何正确的设计空满以及近空满等信号 的产生电路。为了避免亚稳态，通常采用以下方法①对写地址/读地址采用格雷码。 由实践可知，同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概 率。对多个触发器的输出所组成的写地址/读地址可以采用格雷码。由于格雷码每次只 变化一位，采用格雷码可以有效地减少亚稳态的产生。②采用触发器来同步异步输入信 号。空满标志的产生是FIFO的核心部分。如何正确设计此部分的逻辑，直接影响到FIFO 的性能。 一般做法是采用读写地址相比较来产生空满标志。当读写地址的差值等于一个 预设值的时候，空/满信号被置位。这种实现方法逻辑简单，但它是减法器形成的一个 比较大的组合逻辑，因而限制了FIF0的速度。典型的异步FIFO的结构如图2所示。读地址是由读时钟触发的读地址控制模块产 生，而写地址是由写时钟触发的写地址控制模块产生，要产生FIFO的空满标志，处于 不同的时钟域的读写地址必须进行比较。为了降低亚稳态的风险，二进制码读写地址需转换成格雷码，这个过程由格雷码转化模块完成。转换后的读写地址格雷码在空满信号 产生模块中通过触发器同步，同步后的读写地址格雷码再还原成二进制码进行比较，产 生空满信号。采用上述方法实现的异步FIFO有以下缺点1. 二进制和格雷码的互相转换增加了硬件复杂度；2. 在对读写地址进行比较时，常采用减法运算，这也增加了硬件复杂度，同时增加 了电路的延时。
技术实现思路
本专利技术的目的在于避免上述技术的不足，提供一种钟控异步FIFO存储器，以降低 电路的复杂度，避免使用减法运算器，提高电路的速度。为实现上述目的，本专利技术提供的钟控异步先入先出FIFO存储器，包括 双端口随机静态存储器SRAM，用以缓存写时钟域传送到读时钟域的数据； SRAM的写字线控制模块，用以把写时钟域的数据写入SRAM，同时将该数据的有效 标志传输给标志位模块；SRAM的读字线控制模块，用以读出SRAM的数据至读时钟域，同时将该数据的无效 标志传输给标志位模块；标志位模块，用以标识SRAM内每个存储空间的数据是否有效，并通过满信号和半 满信号产生模块产生满信号和半满信号，通过空信号和半空信号产生模块产生空信号和 半空信号输出到外部端口。所述的写字线控制模块主要由第一寄存器链D1组成，每个寄存器Dli的输出通过 第- 组与门Al中的与门Ali传输给SRAM的写字线wwli， 0《i《n-l， n=SRAM的最大存 储数据的个数。所述的读字线控制模块主要由第二寄存器链D2组成，每个寄存器D2i的输出通过 第二组与门A2中的与门A2i传输给SRAM的写字线rwli， 0《i《n-l， n=SRAM的最大存 储数据的个数。所述的标志位模块内有n个标志位，每个标志位由一个双稳电路S，两个与门A3 和A4和三个NMOS晶体管Nl、 N2和N3电连接组成。所述的满信号和半满信号产生模块由第五组与门A5、第六组与门A6、和第一组或 门01电连接组成。所述的空信号和半空信号产生模块由第七组与门A7、第二组或门02和第三组或门503电连接组成。本专利技术具有以下优点1. 本专利技术由于采用钟控寄存器链来选通SRAM的读写字线，同时把SRAM的每个数据的 是否有效标志直接传送给标志位模块，避免了复杂的编码转换。2. 本专利技术由于将标志位的值存储在双稳电路中，使改变双稳电路的值仅仅依靠三个 函OS下拉晶体管，不存在多时钟域的问题，因而了避免了亚稳态问题。3. 本专利技术由于标志位的值只需经过结构简单的组合逻辑就能产生空、满、半空和半满 信号，不需要复杂的减法逻辑单元，故降低了电路复杂度，提高了电路速度。4. 本专利技术由于采用标志位的形式，不依赖比较读写时钟域的地址信号就能产生FIFO空 满及半空半满信号，避免了传统技术中地址转换成格雷码后再比较等- 系列复杂的 问题。本专利技术的结构可结合附图做进一步的详细描述。 附图说明图1为传统的异步FIFO的结构图2为本专利技术深度为8的FIFO存储器的结构框图3为本专利技术深度为4的FIFO存储器的电路原理图4为本专利技术的写时序波形图5为本专利技术的读时序波形图。 具体实施例方式参照图2，本专利技术主要由双端口静态随机存储器SRAM、写字线控制模块、读字线控 制模块、标志位模块、满和半满信号产生模块、空和半空信号产生模块组成。其中所述的写字线控制模块在三个外部输入写时钟信号wclk、写使能信号wen和复位 信号rst—n的作用下，以轮询方式，依次选通SRAM的8根写字线ww10， wwll， wwl2， wwl3， wwl4， wwl5， wwl6， wwl7之一，当一根写字线被选通时，外部输入端口的数据输 入data—in上的数据被写入该写字线对应的存储空间，同时写字线模块将该存储空间的 有效标志写入标志位模块，以指示该存储空间的数据是有效的，标志位模块将一直保持 该有效标志，直到读字线控制模块将该存储空间的无效标志写入标志位模块。所述的读字线控制模块在三个外部输入读时钟信号rclk、读使能信号ren和复位信 号rst—n的作用下，以轮询方式，依次选通SRAM的8根读字线rw10， rwll， rwl2， rwl3， rwl4， rwl5， rwl6, rwl7之一，当一根读字线被选通时，该字线对应的存储空间的数据被读出至外部输出端口的数据输出data—out,同时读字线模块将该存储空间的无效标志 写入标志位模块，以指示该存储空间的数据是无效的，标志位模块将--直保持该无效标 志，直到写字线控制模块将该存储空间的有效标志写入标志位模块。标志位模块将SRAM存储空间的数据有效和无效信息分别输出给满信号和半满信号 产生模块以及空信号和半空信号产生模块，并由这两个模块产生外部的输出信号满信号 full、半满信号half_full、空信号e即ty和半空信号half—empty。参照图3，本专利技术给出了 个实现深度为4的异步FIFO的电路原理图，它最多能存 储4个数据。各模块的结构如下双端口静态随机存储器SRAM，采用4X32bits的存储内核；写字线控制模块，包含第一寄存器链D1和第一组与门Al。第一寄存本文档来自技高网...

【技术保护点】
一种钟控异步先入先出ＦＩＦＯ存储器，包括：　双端口随机静态存储器ＳＲＡＭ，用以缓存写时钟域传送到读时钟域的数据；　ＳＲＡＭ的写字线控制模块，用以把写时钟域的数据写入ＳＲＡＭ，同时将该数据的有效标志传输给标志位模块；　ＳＲＡＭ的读字线控制模块，用以读出ＳＲＡＭ的数据至读时钟域，同时将该数据的无效标志传输给标志位模块；　标志位模块，用以标识ＳＲＡＭ内每个存储空间的数据是否有效，并通过满信号和半满信号产生模块产生满信号和半满信号，通过空信号和半空信号产生模块产生空信号和半空信号输出到外部端口。

【技术特征摘要】
1. 一种钟控异步先入先出FIFO存储器，包括双端口随机静态存储器SRAM，用以缓存写时钟域传送到读时钟域的数据；SRAM的写字线控制模块，用以把写时钟域的数据写入SRAM，同时将该数据的有效标志传输给标志位模块；SRAM的读字线控制模块，用以读出SRAM的数据至读时钟域，同时将该数据的无效标志传输给标志位模块；标志位模块，用以标识SRAM内每个存储空间的数据是否有效，并通过满信号和半满信号产生模块产生满信号和半满信号，通过空信号和半空信号产生模块产生空信号和半空信号输出到外部端口。2. 根据权利要求1所述的FIFO存储器，其特征在于写字线控制模块主要由第一寄存器链(Dl)组成，每个寄存器(Dli)的输出通过第一组与门(Al)中的与门(Ali)传输给SRAM的写字线(wwli)， 0《i《n-1， n=SRAM的最大存储数据的个数。3. 根据权利要求1所述的FIFO存储器，其特征在于读字线控制模块主要由第二寄存器链(D2)组成，每个寄存器(D2i)的输出通过第二组与门(A2)中的与门(A2i)传输给SR認的写字线(rwli)， 0《i《n-1， n=SRAM的最大存储数据的个数。4. 根据权利要求2或3所述的FIFO存储器，其特征在于第一寄存器链由n个寄存器(Dli)首尾相连组成，第二寄存器链由n个寄存器(D2i)首尾相连组成，0《i《n-l，n二SRAM的最大存储数据的个数。5. 根据权利要求1所述的FIFO存储器，其特征在于标志位模块内有n个标志位，每个标志位由一个双稳电路(S)、两个与门(A3和A4)和三个NMOS晶体管(Nl、 N2、N3)电连接组成。6. 根据权利要求5所述的FIFO存储器，其特征在于每个标志位有两个输入端和--个输出端，其中第一组输入端(rl)与第三组寄存器(D3)的输出连接，第二组输入端(r2)与第四组寄存器(D4)的输出连接；输出端(f0)分别与与门(A5)的输入端和或门(02)的输入端连接。7. 根据权利要求5所述的FIFO存储器，其...

【专利技术属性】
技术研发人员：郝跃，谢元斌，蔡珊，史江一，潘伟涛，全思，
申请(专利权)人：郝跃，谢元斌，蔡珊，史江一，潘伟涛，全思，
类型：发明
国别省市：87