低电压静态随机存储器单元、存储器和写操作方法技术

本发明专利技术公开了一种低电压静态随机存储器单元、存储器和写操作方法，涉及存储器领域。该低电压静态随机存储器单元包括写字线、读位线、读字线、第一写位线、第二写位线、NMOS管mn0～mn3、PMOS管mp0、反相器inv1～inv2；mn0的栅极连接读字线，其源极连接读位线，其漏极连接节点n0；mn1的栅极连接节点q，其源极连接节点n0，其漏极连接第二写位线；mn2的栅极连接节点qb，其源极连接第一写位线，其漏极连接节点n0；mn3的栅极连接写字线，其源极连接节点qbt，其漏极连接节点n0。该低电压静态随机存储器单元，具有较高的稳定性，并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题。

【技术实现步骤摘要】

本专利技术涉及存储器
，特别涉及一种低电压静态随机存储器单元。
技术介绍
为了充分利用集成电路工艺进步所带来的好处，得到更大的集成度，CMOS器件的尺寸变得越来越小。然而随着工艺技术的进一步提高，芯片加工过程中的多样性使得CMOS 器件的参数，如阈值电压等，也会出现较大的随机涨落。对于静态随机存储器(SRAM)这种强烈依赖于器件对称性的单元电路来说，器件参数的不一致会对电路稳定性造成很严重的影响。此外，电源电压的下降更加剧了这种影响。除此之外，工艺以及电压的变化也会使软错误率(soft error rate)增加。实验表明，电源电压每降低10%，器件尺寸减小8%，会使软错误率提高18%。由于上述种种原因，使用传统6管静态随机存储器单元结构很难保证其在较低电压下的正常工作。如图1所示，示出了现有技术中的一种8管单端静态随机存储器单元，其解决了低电压下静态随机存储器的稳定性问题。该结构在传统6管单元中增加了 mnO和mnl两个NMOS管，避免了读操作对原存储数据的干扰，进而提高了静态随机存储器的稳定性。然而，这种结构不能像传统6管单元一样，有效的处理多比特软错误。在由传统6管静态随机存储器单元构成的存储器中，其整体结构布局方式采用位交叉结构，即同一行中的相邻比特来自于不同的逻辑字。使用这种布局，可以保证一个多比特错误中的错误比特来自于不同的字。也即，每个字中只有一个比特会被影响。在这种情况下，可以使用ECC(err0r correction code，错误纠正码)有效的识别一个字中的错误。然而，这种结构很难被运用到上述8管单端静态随机存储器单元中。其原因如下当对该8管单端静态随机存储器单元中某一位进行写操作时，与被选中单元同行而不同列的未被选中的单元，会处于一种与读操作相同的“电压偏置”情况(也即“假读”现象)，进而破坏了原存储数据，影响了单元的稳定性。因此，若使用上述位交叉结构，将不同的字安排在同一行上，不可避免的会出现 “假读”情况。对于“假读”单元来说，8管单端静态随机存储器单元所带来的稳定性的提高将不复存在。图1是现有技术中的一种8管单端静态随机存储器单元电路结构图。该种 8管单端静态随机存储器单元与之前的6管静态随机存储器单元相比，稳定性有极大的提高。但是，该种8管单端静态随机存储器单元，在进行存储器布局的时候，必须使用非位交叉结构(否则造成的“假读”问题会不可避免的降低了假读单元的稳定性)。因此，不能保证一个多比特错误中的错误比特来自于不同的字，也就不能使用ECC进行纠错处理。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何提供一种低电压静态随机存储器单元，其具有较高的稳定性，并且支持位交叉结构。( 二)技术方案为解决上述技术问题，本专利技术提供一种低电压静态随机存储器单元，其包括写字线WWL、读位线RBL、读字线RWL、第一写位线WBL、第二写位线WBLB、NM0S管mnO mn3、PM0S 管mpO、反相器invl inv2 ；所述NMOS管mnO的栅极连接读字线RWL，其源极连接读位线RBL，其漏极连接节点 n0 ；所述NMOS管mnl的栅极连接节点q，其源极连接所述节点nO，其漏极连接第二写位线WBLB ；所述NMOS管mn2的栅极连接节点qb，其源极连接第一写位线WBL，其漏极连接所述节点n0 ；所述NMOS管mn3的栅极连接写字线WWL，其源极连接节点qbt，其漏极连接所述节占n0 ·所述PMOS管mpO的栅极连接写字线WWL，其源极连接所述节点qb，其漏极连接所述节点qbt ；所述反相器invl的输入端连接所述节点q，其输出端连接所述节点qb ；所述反相器inv2的输入端连接所述节点qbt，其输出端连接所述节点q。优选地，所述反相器invl inv2均由NMOS管和PMOS管连接组成。优选地，所述反相器invl中NMOS管和PMOS管的连接关系为所述NMOS管源极接地，所述PMOS管源极接电源，所述NMOS管的栅极与所述PMOS管的栅极互相连接构成所述反相器invl的输入端，所述NMOS管的漏极与所述PMOS管的漏极互相连接构成所述反相器 invl的输出端。本专利技术还提供一种低电压静态随机存储器，所述低电压静态随机存储器由多个所述低电压静态随机存储器单元拼接而成。本专利技术还提供一种利用所述的低电压静态随机存储器单元进行写操作的方法进行写操作时，将读字线RWL和写字线WWL的电压分别设置为O和VDD ；当需要将节点q写为 O时，则将第一写位线WBL和第二写位线WBLB的电压设置为VDD ；当需要将节点q写为VDD 时，则将第一写位线WBL和第二写位线WBLB电压设置为0。(三)有益效果本专利技术的，读写操作分离，并且写位线(第一写位线WBL和第二写位线WBLB)和写字线WffL共同控制写操作，具有较高的稳定性，并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题。附图说明图1是现有技术中的一种8管单端静态随机存储器单元电路结构图；图2是位交叉结构(a)和非位交叉结构(b)对比示意图；图3是本专利技术实施例所述的低电压静态随机存储器单元电路结构图。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。4图2是位交叉结构和非位交叉结构对比示意图。如图2所示，其中(a)部分表示位交叉结构，本专利技术实施例所述的低电压静态随机存储器单元采用该种位交叉结构；(b)部分表示非位交叉结构，传统的8管单端静态随机存储器单元采用该种非位交叉结构。图3是本专利技术实施例所述的低电压静态随机存储器单元电路结构图。如图3所示， 该低电压静态随机存储器单元包括写字线WWL、读位线RBL、读字线RWL、第一写位线WBL、 第二写位线WBLB、匪OS管mnO mn3、PMOS管mpO、反相器invl inv2 ；所述NMOS管mnO的栅极连接读字线RWL，其源极连接读位线RBL，其漏极连接节点 nO ；所述NMOS管mnl的栅极连接节点q，其源极连接所述节点nO，其漏极连接第二写位线WBLB ；所述NMOS管mn2的栅极连接节点qb，其源极连接第一写位线WBL，其漏极连接所述节点nO ； 所述NMOS管mn3的栅极连接写字线WWL，其源极连接节点qbt，其漏极连接所述节占nO ·所述PMOS管mpO的栅极连接写字线WWL，其源极连接所述节点qb，其漏极连接所述节点qbt ；所述反相器invl的输入端连接所述节点q，其输出端连接所述节点qb ；所述反相器inv2的输入端连接所述节点qbt，其输出端连接所述节点q。所述反相器invl inv2均由匪OS管和PMOS管组成。所述反相器invl和inv2中NMOS管和PMOS管的连接关系均为所述NMOS管源极接地，所述PMOS管源极接电源，所述NMOS管的栅极与所述PMOS管的栅极互相连接构成所述反相器invl的输入端，所述NMOS管的漏极与所述PMOS管的漏极互相连接构成所述反相器invl的输出端。—种低电压静态随机存储器，其由多个所述低电压静态随机存储器单元拼接而成。同一行中相邻的低电压静态随机存储器单元的字线互相连接(写字线WWL互相连接， 读字线RWL互相连接)，本文档来自技高网...

【技术保护点】
１．一种低电压静态随机存储器单元，其特征在于，包括：写字线ＷＷＬ、读位线ＲＢＬ、读字线ＲＷＬ、第一写位线ＷＢＬ、第二写位线ＷＢＬＢ、ＮＭＯＳ管ｍｎ０～ｍｎ３、ＰＭＯＳ管ｍｐ０、反相器ｉｎｖ１～ｉｎｖ２；所述ＮＭＯＳ管ｍｎ０的栅极连接读字线ＲＷＬ，源极连接读位线ＲＢＬ，漏极连接节点ｎ０；所述ＮＭＯＳ管ｍｎ１的栅极连接节点ｑ，源极连接所述节点ｎ０，漏极连接第二写位线ＷＢＬＢ；所述ＮＭＯＳ管ｍｎ２的栅极连接节点ｑｂ，源极连接第一写位线ＷＢＬ，漏极连接所述节点ｎ０；所述ＮＭＯＳ管ｍｎ３的栅极连接写字线ＷＷＬ，源极连接节点ｑｂｔ，漏极连接所述节点ｎ０；所述ＰＭＯＳ管ｍｐ０的栅极连接写字线ＷＷＬ，源极连接所述节点ｑｂ，漏极连接所述节点ｑｂｔ；所述反相器ｉｎｖ１的输入端连接所述节点ｑ，输出端连接所述节点ｑｂ；所述反相器ｉｎｖ２的输入端连接所述节点ｑｂｔ，输出端连接所述节点ｑ。

【技术特征摘要】

【专利技术属性】
技术研发人员：贾嵩，刘俐敏，李夏禹，王源，张钢刚，
申请(专利权)人：北京大学，
类型：发明
国别省市：11