晶片堆叠结构制造技术

本发明专利技术提供一种晶片堆叠结构，该晶片堆叠结构包含一第一晶片，该第一晶片具有一第一装置层与一第一基板，其中该第一装置层具有至少一芯片及至少一低介电材料层；一第二晶片，设置在该第一晶片之上，其具有一第二装置层；以及一封闭结构，其设置于该至少一芯片上且设置于该至少一芯片的切割道的内侧，其中该封闭结构是从该第一装置层远离该第一基板的一侧延伸至其靠近该第一基板的另一侧。本发明专利技术所提的晶片堆叠结构不但可提供晶片装置层的多孔性介电材料一定的应力支撑保护，更可隔绝该多孔性介电材料，使其免于湿气的侵入，而解决晶片堆叠结构可能因气密性不足而引发的可靠性问题。

【技术实现步骤摘要】

本专利技术与一种晶片堆叠结构有关，尤其与一种具有封闭支撑结构的气密 性晶片堆叠结构有关。
技术介绍
随着半导体制造技术的发展，越来越多的电子产品以可携性、高功能性 以及轻薄短小的设计为其发展目标。而在这样的发展趋势下，电子产品所搭 配的电子芯片的尺寸将会越来越小，但其上所包含的电路装置却会越来越多且其功能性也会越来越复杂。然而，尽管目前晶片制造的光刻工艺(lithographic process)已不断地往纳米等级(如45nm、 32nm)的线宽、甚至更小线宽的尺 寸演进，以满足电子芯片更趋微小化设计的要求，但单纯靠线宽技术的改良， 不但在工艺上已近乎面临线宽鉴别的光学极限外，而且因为在微小面积上排 列过密的线路，而使信号在线路间传递的干扰情况也越来越严重。为了有效克服晶片设计在线宽工艺限制与配置密度上所引发的问题，一 种以多层晶片堆叠结构设计为诉求的三维晶片堆叠结构已逐渐受到相关领域 的重视。请参阅图1A，其说明已知的一种三维晶片堆叠结构的示意图。如图 1A所示，该晶片堆叠结构100包含一第一晶片10、 一第二晶片20以及一第 三晶片30，其中晶片10-30分别由一基板12、 22、 32以及一装置层所构成； 其中，不同的晶片之间通过一结合层(bondinglayer) 13来构成该晶片堆叠结 构。如图1A进一步描述的，该第一与第二晶片IO、 20的装置层相邻排列， 因而形成一面对面(face to face)的堆叠结构；而该第二晶片20与该第三晶 片30则由其一晶片的基板与另一晶片的装置层相邻排列，因而形成一背对面 (back to face or back to front)的堆叠结构。如图中所示，晶片10-30的装置5层上包含多个电路装置16、 26、 36等，而不同晶片上的电路装置则通过信号 通道(signal vias) 15来达成相互电连接的目的。再者，请继续参阅图1B，其表示美国专利技术专利US7，262,495号中所揭露 的一种三维晶片堆叠结构的结构示意图。如图IB中所示，该三维晶片堆叠结 构80具有多组互连插栓(interconnect plugs) 8，用以连接该两堆叠晶片的装 置层6与24;与前述图1A晶片堆叠结构100中信号通道15的功能类似，图 IB中所示的这些互连插栓8主要为信号连接的目的而设计。尽管如图1A或图1B所示的晶片堆叠结构100或80在各晶片层之间具有 如前述的信号通道15或互连插栓8等设计，以用于连接两堆叠晶片之间的电 路装置，然而，这些信号通道15或互连插栓8因为没有延伸于所述晶片装置 层上的两个坚硬表面之间，因此无法对所述装置层产生支撑的效果。在此情 况之下，存在于各装置层中用于隔离各电路装置的低介电(low-k)材料很可 能会因为堆叠结构的压应力、或是电路操作时所产生的热应力而造成破坏， 进而造成整个芯片电路的毁损。因此，已知的晶片堆叠结构并无法有效避免 装置层中低介电材料因应力产生所造成的破坏。有鉴于前述问题，本案申请人曾于中国台北专利申请案TW 94137522及 其对应的美国专利申请案US 11/471,165号中，提出一种具有梁柱结构的三维 晶片堆叠结构。该三维晶片堆叠结构利用逐层沉积或激光钻孔的方式形成一 金属支撑结构于堆叠晶片装置层的两坚硬表面(或基板)之间，以支撑该晶 片堆叠结构的装置层，而达到强化该装置层中的低介电材料层。然而，尽管前述具有梁柱结构的三维晶片堆叠结构因具有支撑结构而对 各装置层中的低介电材料层具有强化与保护的功效，但是，目前三维晶片堆 叠结构中所使用的介电材料多属多孔性(porous)材料，其对于湿气的侵入相 当敏感，因此对于三维晶片堆叠结构上电路设计的可靠度造成严重的挑战。 有鉴于此，本案专利技术人经悉心研究，并一本锲而不舍的精神，终在前述具梁 柱结构的三维晶片堆叠结构之基础上，更进一步构思出具有气密性的三维晶片堆叠结构。
技术实现思路
本专利技术的第一目的是提出一种晶片堆叠结构(wafer-to wafer stacking), 该晶片堆叠结构包含一第一晶片、 一第二晶片以及一封闭的支撑结构，其中， 该第一晶片具有一第一装置层与一第一基板，其中该第一装置层具有至少一 芯片及至少一低介电(lowk)材料层；该第二晶片设置在该第一晶片之上， 其具有一第二基板；而该封闭的支撑结构设置于该至少一芯片上且设置在该 至少一芯片的一切割道之内，其中该封闭的支撑结构从该第一装置层远离基 板的一侧延伸至其靠近基板的一侧。本专利技术的另一目的是提出另一种晶片堆叠结构(wafer-to wafer stacking), 其包含第一晶片、第二晶片以及一封闭的支撑结构，其中该第一晶片具有一 基板与一装置层，其中该装置层具有一至少一芯片及一低介电Oow k)材料 层；该第二晶片设置在该第一晶片之上，该第二晶片具有一第二基板；而该 封闭的支撑结构设置于该至少一芯片上且设置于该芯片的一切割道与该芯片 的一连接点(contactpad)之间，其中该封闭的支撑结构从该装置层远离基板 的 一侧延伸至其靠近基板的 一侧。本专利技术的又一目的是提出又一种晶片堆叠结构，其包含第一晶片、第二 晶片及一封闭的支撑结构，其中，该第一晶片上具有至少一芯片，该第二晶 片设置在该第一晶片之上，且该封闭的支撑结构设置在该至少一芯片的一切 割道之内，其中该封闭的支撑结构从该第一晶片延伸至该第二晶片。综上所述，本专利技术提供一种创新的晶片堆叠结构。与已知的晶片堆叠结 构相较，本专利技术所提的晶片堆叠结构除了在不同的晶片之间包含信号通道 (via)以连接两晶片上的电路装置或布线层外，更在晶片堆叠结构的每一电 路或芯片位置的一切割道内侧设置至少一封闭的支撑结构，不但可提供晶片 装置层的多孔性介电材料一定的应力支撑保护，更可隔绝该多孔性介电材料，使其免于湿气的侵入，而解决晶片堆叠结构可能因气密性不足而引发的可靠 性问题。下面通过搭配附图的较佳具体实施例说明，以获得对本专利技术更深入的了解。附图说明' 图1A及图1B分别表示已知技术中晶片堆叠结构的结构示意图2表示本专利技术晶片堆叠结构的封闭支撑围墙在切割芯片上的结构示意图3A为根据本专利技术第一具体实施例的具有气密结构的晶片堆叠结构的 侧向剖面结构示意图3B为根据图3A的具有气密结构的晶片堆叠结构的另一替代实施例； 图4A为根据本专利技术第二具体实施例的具有气密结构的晶片堆叠结构的侧向剖面结构示意图4B为根据图4A的具有气密结构的晶片堆叠结构的另一替代实施例；图5A为根据本专利技术第三具体实施例的具有气密结构的晶片堆叠结构的 侧向剖面结构示意图5B为根据图5A的具有气密结构的晶片堆叠结构的另一替代实施例。附图标号10、 20、 30晶片12、 22、 32基板13接合层15信号通道16、 26、 36电路装置200电路装置210芯片切割道220连接点310、 410、 510第一晶片320、 420、 520第二晶片250、 350、 450、 550封闭支撑围墙311、 411、 511第一基板321、 421第二基板312、 412、 512第一装置层322、 422第二装置层 325、 425、 525信号通道 360保护层300、 300，、 400、 400本文档来自技高网...

【技术保护点】
一种晶片堆叠结构，其特征在于，该晶片堆叠结构包含：　一第一晶片，其具有一第一装置层与一第一基板，其中该第一装置层具有至少一芯片及至少一低介电材料层；　一第二晶片，设置在该第一晶片之上，其具有一第二基板；以及　一封闭的支撑结 构，其设置于该至少一芯片上且设置在该至少一芯片的一切割道之内，其中该封闭的支撑结构从该第一装置层远离基板的一侧延伸至其靠近基板的一侧。

【技术特征摘要】
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【专利技术属性】
技术研发人员：谭瑞敏，张恕铭，廖锡卿，骆韦仲，李荣贤，张缉熙，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：71[中国|台湾]