测量半导体器件结区漏电流的方法技术

一种测量半导体器件结区漏电流的方法，该法是在隔离元件的氧化膜形成之后通过实行简单的加工步骤能完成漏电流的简单而精确的测量。该法包括以下各步骤：制备一块主导电类型的硅基片；在该主导电类型硅基片上形成隔离元件的氧化膜，因而在所说的主导电类型的硅基片内确定了有源区和场区；将次导电类型的杂质离子注入到主导电类型的硅基片的有源区，因而形成杂质扩散区。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及。在半导体器件的制造中，因为PN结的漏电流与单元的恢复时间有密切关系而往往要求监视这种漏电流。此外，在杂质结上的漏电流在很大程度上受隔离元件的氧化膜的形成方法的影响。因此，当把现在的元件隔离方法用于半导体器件制造中时，应对该漏电流进行检测。按常规方法，在完成阱、隔离元件的氧化膜、栅、源/漏区、层间绝缘膜和金属接触层的一系列复杂加工步骤之后，才进行漏电流的测量。其结果，为完成漏电流的测量要费很多时间。所以，本专利技术之目在于，提供一种对半导体器件结区漏电流进行测量的方法，这种方法简单而精确地测量漏电流。根据本专利技术，提供一种测量半导体器件中漏电流的方法达到专利技术的目的，该方法包括以下步骤制备一块主导电类型的硅基片；在该主导电类型硅基片上形成隔离元件的氧化膜，因而在主导电类型的硅基片内确定了有源区和场区；将次导电类型的杂质离子注入到主导电类型的硅基片的有源区，因而形成杂质扩散区；在杂质扩散区形成后所得的结构上形成导电层，并使该导电层构成图形，因而形成多个相互隔离的管芯；以及将一电压通过导电层施加于杂质扩散区，以此测量结漏电流。从下面参照附图的实施例的描述，使本专利技术的其它目的和方案变得更加明了。附图说明图1A～1D是分别表明根据本专利技术形成用于测量半导体器件结区漏电流的测试图形的连续步骤的剖面图；图2A～2C是分别描绘当根据本专利技术的实施例1利用测试图形不同电压电平的反向电压加于多个管芯时，漏电流特性随温度变化而变化的曲线图。图3A～3C是分别描绘根据本专利技术的实施例2利用测试图形，管芯的漏电流特性对不同钇含量的曲线图；图4A～4C是分别描绘当根据本专利技术的实施例3利用测试图形将不同电压电平的反向电压施加于多个管芯时，漏电流特性随温度变化而变化的曲线图；以及图5A～5C是分别描绘根据本专利技术的实施例4利用测试图形，管芯的漏电流特性对不同钇含量的曲线图。图1A～1D是分别表明根据本专利技术形成用于测量半导体器件结区漏电流的测试图形的连续步骤的剖面图。根据本专利技术，将硼离子注入到P型硅基片1内，随后退火，因而形成P型阱2，如图1A所示。硼离子的注入是利用约1.0×1013～2×1013范围剂量和约80KeV的能量进行的。此后，利用元件隔离掩模，通过腐蚀和退火工艺在P型阱2上形成隔离元件的氧化膜3。利用隔离元件的氧化膜3作掩模，再将n型杂质离子注入到硅基片1中，因而形成杂质扩散区4，如图4所示。在此情况下，在杂质扩散区4形成之前，可以进行调节阈值电压的离子注入和沟道截止离子注入。当硅基片1为N型导电性时，则采用P型杂质离子来形成杂质扩散区4。随后，使用HF去除在硅基片1上自然形成的氧化膜(未示出)。然后在包括裸露的硅基片1的上表面和裸露的隔离元件的氧化膜3的上表面的所得结构的整个裸露的上表面上，形成掺杂的多晶硅层5，如图1D所示。用该掺杂的多晶硅层5作一电极。然后使掺杂的多晶硅5构成图形，为各具有约1M～4M容量的N型有源区的单元管芯形成多个测试图(未示出)。当硅基片1为N型导电性时，可形成N型阱和形成P型杂质扩散区来形成用于将反向电压施加于结的测试图形。于是，硅基片1与隔离元件的氧化膜3一起具有PN结结构。之后，将反向电压施加于该PN结，测量结的漏电流。通过给硅基片1施加地电压，同时经多晶硅层5给杂质扩散区1施加正电压来实现上述反向电压的施加。利用本专利技术的测试图形可以减少劣质管芯的数目。在下文将对此加以说明。图2A～2C是分别描绘当根据本专利技术的实施例1利用测试图形将不同电压电平的反向电压施加于各个管芯时，漏电流特性随温度变化而变化的曲线图。图2A～2C的测试，如上所述，制备了约140个管芯，各具有约3.5V、3.3V、5.0V的反向电压施加于制备的管芯，同时变化温度，以测量由于施加电压所产生的漏电流量。对在所有管芯上的在每一温度及每一电压下各自产生的漏电流量进行累计。图2A～2C分别描绘出与2.5V、3.3V、5.0V的反向电压相关的累计结果。参照图2A～2C，可以看出，在低测量电压即2.5V下，没有劣质管芯，而当测量电压增至约5.0V温度在约30～80℃的范围时，140个管芯的30％呈现出不良特性。在约2.5V没有劣质管芯之原因在于，与约2.5V相关的PN结的耗尽区没有导致形成劣质管芯的缺陷。然而，这种缺陷却存在于与约5.0V相关的耗尽区内，因而地影响PN结的漏电流特性。图3A～3C是分别描绘根据本专利技术的实施例2利用测试图形，管芯的漏电流特性对不同钇含量的曲线图。换言之，图3A～3C是为了检验缺陷种类，利用描绘于图2A～2C中的数据分别描绘log〔IL〕对1000/K的Arrhenius曲线图。其中的IL代表漏电流。在Y-30％和Y-50％的管芯呈现出良好的漏电流特性的情况下，即使在低温耗尽区，也呈现出高的激活能，如图3A和3B所示。然而，在Y-97％的管芯呈现出很差的漏电流特性的情况下，在与约5.0相关的3低温度耗尽区呈现出约0.12eV的低激活能。参照图3A～3C，可以了解到导致产生漏电流的缺陷是进行元件隔离工艺时所产生的堆垛层错。所以，通过消除存在于耗尽区内的堆垛层错可以防止由漏电流引起的工作特性的退化。图4A～4C是分别描绘当根据本专利技术的实施例3利用测试图形将不同电压电平的反向电压施加于多个管芯时，漏电流随温度变化而变化的曲线图。根据此实施例，在元件隔离步骤，管芯是以不产生堆垛层错的方式加工的。此外，漏电流的测量是按与实施例1相同的方法进行。参照图4A～4C，图中没有劣质管芯。另一方面，图5A～5C是分别描绘根据本专利技术的实施例4利用的测试图形，管芯的漏电流特性对不同钇含量的曲线图。换言之，图5A～5C是为检验缺陷种类，利用描绘于图4A～4C中的数据分别描绘log〔IL〕对1000/K的Arrhenius曲线图。其中的IL代表漏电流。参照图5A～5C，可以看到，甚至在Y-97％的管芯呈现出劣质漏电流特性的情况下，也呈现约0.50eV以上的高激活能。从上述描述明显看到，本专利技术提供一种，该方法是在隔离元件的氧化膜形成之后通过实得简单的加工步骤能完成漏电流的简单而精确的测量。所以，可以快速检验包含于制造半导体器件中的元件隔离的工艺的特性。然后反馈该检验到的元件隔离工艺的特性。所以可以增加半导体器件的生产率。虽然为了解说之目的的公开了本专利技术的优选实施例，本领域的技术人员应理解，本专利技术可以有不脱离所附权利要求公开的本发萌的范畴和精神的各式各样的改型、添加和替代。本文档来自技高网...

【技术保护点】
一种测量半导体器件内漏电流的方法，该法包括以下各步骤：制备主导电类型的硅基片；在所说的主导电类型的硅基片上形成隔离元件的氧化膜，因而在所说的主导电类型的硅基片内确定有源区和场区；将次导电类型的杂质离子注入到所说的主导电类型的硅基片的有源区，因而形成杂质扩散区；在所说的杂质扩散区形成后在所得的结构上形成导电层，并使所说的导电层构成图形，因而形成多个相互隔离的管芯；以及将一电压通过所说的导电层施加于所说的杂质扩散区，以此测量结漏电流。２．根据权利要求１的方法，其中所说的导电层是由掺杂的多晶硅层构成。

【技术特征摘要】
KR 1995-6-30 18861/951.一种测量半导体器件内漏电流的方法，该法包括以下各步骤制备主导电类型的硅基片；在所说的主导电类型的硅基片上形成隔离元件的氧化膜，因而在所说的主导电类型的硅基片内确定有源区和场区；将次导电类型的杂质离子注入到所说的主导电类型的硅基片的有源区，因而形成杂质扩散区；在所说的杂质扩散区形成后在所得的结构上形成导电层，并使所说的导电层构成图形，因而形成多个相互隔离的管芯；以及将一电压通过所说的导电层施加于所说的杂质扩散区，以此测量结漏电流。2.根据权利要求1的方法，其中所说的导电层是由掺杂的多晶硅层构成。3.根据权利要求1的方法，还包括在导电层形成之前去除在所说的硅基片上自然生成的氧化膜的步骤。4.根据权利要求...

【专利技术属性】
技术研发人员：张世亿，宋泰植，
申请(专利权)人：现代电子产业株式会社，
类型：发明
国别省市：KR[韩国]