具有隔离存储单元与伪单元区域的存储阵列制造技术

一种半导体存储元件结构包含沿着邻近于伪单元区域的存储单元区域边缘形成的隔离区域，以隔离该存储单元区域受到由该伪单元区域所产生的漏电流影响。

【技术实现步骤摘要】

本专利技术通常涉及一种存储元件的阵列边界结构，且特别是涉及一种存储元件的边界布局结构以防止过度擦除的应力。
技术介绍
非易失性存储元件现在已广泛地应用于信息存储中。不像传统的易失性存储元件，非易失性存储元件可以在没有电源供应的情况下，仍保有所存储的信息。例如只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、以及通称为闪存的快闪电可擦除可编程只读存储器(flash EEPROM)都是非易失性存储元件的一种。存储器元件通常由存储单元的阵列所构成。一种传统的N位非易失性只读存储单元包括一个基板，该基板上具有一源极与一分隔的漏极，两者之间为一沟道区。此N位单元还包括形成于沟道区之上以及源极与漏极的部分之上的一电荷捕捉结构(ONO)。此ONO结构包含一个形成于基板上的第一介电层，形成于第一介电层上的一电荷捕捉层，以及形成于电荷捕捉层上的第二介电层。此ONO结构还包含一个形成于第二介电层上的一栅极结构以及至少形成于栅极结构周围的侧壁子。电荷捕捉层通过捕捉其中的电子以“存储”电荷，同时电荷捕捉层的厚度必须足够以防止所存储的电荷在一般操作情形下直接穿隧所产生的漏电流。此N位单元可通过施加偏压于栅极、源极与漏极来进行编程，此时载流子(电子或空穴)会被强迫穿入或注入此电荷捕捉层，而有效地捕捉这些载流子。可藉由施加不同的偏压于栅极、源极与漏极来进行读取或擦除。集合多个前述的N位单元可以构成存储元件的存储阵列，这些存储阵列通常包括多个连接于一网状结构的字线和位线的存储单元。前述的源极或漏极区域可以作为位线使用，而一位线介电层区域形成于其上。传统上，位于元件边缘的伪位线是持续接地的。因此，不管施加于相应位线上的电压为何(可编程或擦除电压)，这些伪位线都处于被弱擦除的状态下，而会导致在某些情形下伪位线被过度擦除。除此之外，伪位线的此状态也许会造成在读取存储单元时，位线与位线之间的漏电流同时在存储单元区域与伪单元区域发生。传统存储单元阵列会受到过度擦除应力影响的区域，是位于存储阵列边缘含有最后位线的邻近于第一伪单元位线的存储单元处。图1显示一传统N位阵列100的部分示意图。传统N位阵列100包含一基板110，其上有一位线源极区域120与一位线漏极区域130。一沟道区150位于该位线源极区域120与位线漏极区域130之间。多条伪位线140形成于该N位阵列的一伪阵列区域内。图中未显示出字线与ONO结构。图2显示一传统N位阵列100沿着图1中II-II剖面的部分示意图。传统N位阵列100包含基板110，其上有位线源极区域120与位线漏极区域130以构成存储单元阵列。伪位线源极区域210与伪位线漏极区域220在N位阵列的伪阵列区域中形成。位线介电层区域235形成于所有的位线区域120、130、210、220之上。包含有第一介电层245、电荷捕捉层250和第二介电层255的ONO结构240形成于位线介电层区域235之间。这种传统存储单元阵列会受到过度擦除应力影响的区域290，其位于存储阵列边缘含有最后位线与邻近于第一伪单元位线之间。图中未显示出字线。因此，有必要提供一种改良的存储阵列边缘结构，以防止存储阵列边缘邻近于伪单元阵列处，在读/写操作时受到过度擦除应力的影响。因此，本专利技术用来克服现有技术中的一种或多种缺点。
技术实现思路
本专利技术在此所描述的一种存储器元件，包含半导体基板，具有一存储单元区域以及一邻近的伪单元区域；位于该半导体基板上的多个位线；位于该些位线表面的多个位线介电层区域；在该半导体基板上的该存储单元区域的该些位线之间的多个存储单元介电层区域；其中，该些介电层区域包含一个含有第一介电层、电荷捕捉层、第二介电层的堆栈结构；位于该半导体基板上的该伪单元区域的该些位线之间的多个伪单元介电层区域；以及沿着邻近于该伪单元区域的该存储单元区域边缘形成的一隔离区域。依据本专利技术提供的实施例的另一目的为提供一种存储器元件，包含半导体基板，具有一存储单元区域、一邻近的伪单元区域以及一周边区域；位于该半导体基板上的多个位线；位于该些位线表面的多个位线介电层区域；位于该半导体基板上的该存储单元区域的该些位线之间的多个存储单元介电层区域；其中，该些介电层区域包含一个含有第一介电层、电荷捕捉层、第二介电层的堆栈结构；位于该半导体基板上的该伪单元区域的该些位线之间的多个伪单元介电层区域；沿着邻近于该伪单元区域的该存储单元区域边缘形成的一隔离区域；以及邻近于该伪单元的该周边区域。本专利技术的特征及优点能更明显易懂，下文特举一优选实施例，并结合所述附图，进行如下的详细说明。同时，也应该了解以下一般及详细的解释，仅是为了用于说明本专利技术所欲保护的范围。附图说明图1显示一传统N位阵列的部分示意图；图2显示一传统N位阵列沿着图1中II-II剖面的部分示意图；图3显示根据本专利技术实施例的一N位阵列的部分示意图；图4显示根据本专利技术实施例的一N位阵列沿着图3中IV-IV剖面的部分示意图。专利技术详述本专利技术的这些实施例，包含一种不会受到过度擦除应力的影响的半导体存储元件结构。本专利技术可以用来增加存储元件在封装体内的密度及性能，如存储卡技术为一个例子。为了克服上述现有技术中的种种缺失，以及与本专利技术的目的一致，将在以下藉由图3与图4详细描述多个符合本专利技术的封装结构。图3显示符合本专利技术的N位阵列300的部分示意图。此N位阵列300包含存储单元阵列区域302及在该存储单元阵列302周围的伪单元阵列区域304。此N位阵列300包含基板310，其上的存储单元阵列区域302内有着位线源极区域320与位线漏极区域330。沟道区350位于该位线源极区域320与位线漏极区域330之间。多条伪位线340位于该N位阵列300的该伪单元阵列区域304内。图中未显示出字线与ONO结构。请继续参阅图3，在沿着该存储单元阵列302边缘处也就是围着该伪单元阵列区域304，形成一隔离氧化区域360。此隔离氧化区域360可以是一场氧化(FOX)区域，或是一浅沟渠隔离(STI)区域，同时此隔离氧化区域360用作一虚拟接地，以隔离区域302与区域304。图4显示一本专利技术N位阵列300沿着图2中IV-IV剖面的部分示意图。伪位线源极区域400与伪位线漏极区域405形成于本专利技术N位阵列300的伪阵列区域304中。位线介电层区域410形成于所有的位线区域320、330、400、405之上。一包含有第一介电层425、电荷捕捉层430和第二介电层435的ONO结构420形成于位线介电层区域410之间。沟道区440形成于该ONO结构420之下。图中未显示出字线。请继续参阅图4，为该隔离氧化区域360的剖面，在沿着该存储单元阵列302边缘处也就是围着该伪单元阵列区域304形成。此隔离氧化区域360可以具有一介于约0.15微米至约1.5微米的宽度，其厚度为介于约2000埃至约6000埃的范围，同时此隔离氧化区域360可部分掩埋或是整个掩埋于该基板310内。虽然已以一优选实施例如上披露本专利技术，然其并非用以限定本专利技术，本领域中的任何技术人员，在不脱离本专利技术的精神和范围的情况下，可以进行一些改动和修饰，因此本专利技术的保护范围应当由后附的权利要求书限定。本文档来自技高网...

【技术保护点】
一种半导体元件，包含：半导体基板，具有存储单元区域以及邻近的伪单元区域；位于该半导体基板上的多个位线；位于该些位线表面的多个位线介电层区域；位于该半导体基板上的该存储单元区域的该些位线之间的多个存储单元介电层 区域；其中，该些介电层区域包含一个含有第一介电层、电荷捕捉层、第二介电层的堆栈结构；位于该半导体基板上的该伪单元区域的该些位线之间的多个伪单元介电层区域；以及沿着邻近于该伪单元区域的该存储单元区域边缘形成的隔离区域。

【技术特征摘要】
US 2005-5-26 11/137,4761.一种半导体元件，包含半导体基板，具有存储单元区域以及邻近的伪单元区域；位于该半导体基板上的多个位线；位于该些位线表面的多个位线介电层区域；位于该半导体基板上的该存储单元区域的该些位线之间的多个存储单元介电层区域；其中，该些介电层区域包含一个含有第一介电层、电荷捕捉层、第二介电层的堆栈结构；位于该半导体基板上的该伪单元区域的该些位线之间的多个伪单元介电层区域；以及沿着邻近于该伪单元区域的该存储单元区域边缘形成的隔离区域。2.如权利要求1所述的半导体元件，其中，所述多个位线掩埋于重掺杂(N+)区域。3.如权利要求1所述的半导体元件，其中，所述多个介电层区域由氧化硅形成。4.如权利要求1所述的半导体元件，其中，所述第一介电层及该第二介电层由氧化硅形成。5.如权利要求1所述的半导体元件，其中，所述电荷捕捉层包含氮化硅(Si3N4)。6.如权利要求1所述的半导体元件，其中，所述伪单元介电层区域的厚度具有与该存储单元介电层区域大致相同的厚度。7.如权利要求1所述的半导体元件，其中，所述隔离区域是场氧化区域。8.如权利要求1所述的半导体元件，其中，所述隔离区域是浅沟渠隔离区域。9.如权利要求1所述的半导体元件，其中，所述隔离区域至少两千埃厚。10.如权利要求1所述的半导体元件，其中，所述隔离区域至少0.15微米宽。11.如权利要求1所述的半导体元件，其中，所述伪单元区域接续所述存储单元...

【专利技术属性】
技术研发人员：黄兰婷，刘振钦，刘承杰，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]