半导体器件及其形成方法技术

技术编号:20113956 阅读:24 留言:0更新日期:2019-01-16 11:26
一种半导体器件及其形成方法,其中方法包括:提供基底,所述基底上具有第一栅极结构,第一栅极结构两侧的基底包括负遮盖区;在第一栅极结构的侧壁形成第一侧墙,第一侧墙覆盖基底的负遮盖区;在第一栅极结构和第一侧墙两侧的基底中分别形成源漏掺杂区,所述负遮盖区位于源漏掺杂区和第一栅极结构底部的基底之间;形成源漏掺杂区后,在第一侧墙的侧壁形成第二侧墙;在基底和源漏掺杂区上形成覆盖第二侧墙侧壁的层间介质层;形成层间介质层后,去除第二侧墙,形成第一空隙。所述方法有效改善半导体器件的延迟效应。

Semiconductor devices and their formation methods

A semiconductor device and its forming method include: providing a base with a first gate structure on the base, and a negative covering area on both sides of the first gate structure; forming a first side wall on the side wall of the first gate structure, and covering the negative covering area of the base with the first side wall; and forming a source-drain doping area on the base of the first gate structure and the two sides of the first side wall, respectively. The negative covering area is located between the source-drain doping area and the base of the first gate structure; after forming the source-drain doping area, a second side wall is formed on the side wall of the first side wall; an interlayer dielectric layer covering the side wall of the second side wall is formed on the base and the source-drain doping area; after forming the interlayer dielectric layer, the second side wall is removed and the first void is formed. The method effectively improves the delay effect of semiconductor devices.

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造领域,尤其涉及一种半导体器件及其形成方法。
技术介绍
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括:半导体衬底;位于半导体衬底表面的栅极结构,位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管通过在栅极施加电压,调节通过栅极结构底部沟道的电流来产生开关信号。然而,现有技术的MOS晶体管构成的半导体器件的电学性能较差。
技术实现思路
本专利技术解决的问题是提供一种半导体器件及其形成方法,以有效改善半导体器件的延迟效应。为解决上述问题,本专利技术提供一种半导体器件的形成方法,包括:提供基底,所述基底上具有第一栅极结构,第一栅极结构两侧的基底包括负遮盖区;在第一栅极结构的侧壁形成第一侧墙,第一侧墙覆盖基底的负遮盖区;在第一栅极结构和第一侧墙两侧的基底中分别形成源漏掺杂区,所述负遮盖区位于源漏掺杂区和第一栅极结构底部的基底之间;形成源漏掺杂区后,在第一侧墙的侧壁形成第二侧墙;在基底和源漏掺杂区上形成覆盖第二侧墙侧壁的层间介质层;形成层间介质层后,去除第二侧墙,形成第一空隙。可选的,在形成所述层间介质层后,且在去除第二侧墙之前,还包括:去除第一栅极结构,形成开口;在所述开口中形成第二栅极结构;形成第二栅极结构后,所述第一侧墙覆盖第二栅极结构的侧壁,所述负遮盖区位于源漏掺杂区和第二栅极结构底部的基底之间。可选的,所述第二栅极结构包括金属栅极结构本体和位于金属栅极结构本体顶部表面的保护层。可选的,还包括:在形成所述第二栅极结构后,去除部分第一侧墙,形成第一目标侧墙和位于第一目标侧墙上的第二空隙,第一目标侧墙的顶部表面高于或齐平于金属栅极结构本体的顶部表面,且第一目标侧墙的顶部表面低于保护层的顶部表面。可选的,去除部分第一侧墙后,去除第二侧墙。可选的,所述第一侧墙包括第一未掺杂区和位于第一未掺杂区顶部表面的第一预掺杂区,第一未掺杂区的顶部表面高于或齐平于金属栅极结构本体的顶部表面,且第一未掺杂区的顶部表面低于保护层的顶部表面;所述第二侧墙包括第二未掺杂区和位于第二未掺杂区顶部表面的第二预掺杂区,第二未掺杂区的顶部表面齐平于第一未掺杂区的顶部表面;刻蚀去除第一侧墙的第一预掺杂区,形成第二空隙,且使第一未掺杂区形成第一目标侧墙;所述半导体器件的形成方法还包括:形成所述层间介质层后,且在去除部分第一侧墙之前,采用离子注入工艺在第一侧墙的第一预掺杂区中和第二侧墙的第二预掺杂区注入改性离子;刻蚀去除部分第一侧墙的工艺对第一预掺杂区的刻蚀速率大于对第二预掺杂区的刻蚀速率。可选的,所述改性离子包括氮离子。可选的,所述离子注入工艺的参数包括:采用的气体包括氮气,注入能量为3KeV~10KeV,注入剂量为1.0E15atom/cm2~2.0E16atom/cm2,注入角度为0度~30度。可选的,刻蚀去除部分第一侧墙的工艺对第一预掺杂区的刻蚀速率为第一刻蚀速率;刻蚀去除部分第一侧墙的工艺对第二预掺杂区的刻蚀速率为第二刻蚀速率;第一刻蚀速率与第二刻蚀速率的比值为5~20。可选的,刻蚀去除部分第一侧墙的工艺为干刻工艺,参数包括:采用的气体包括Cl2和N2,Cl2的流量为50sccm~300sccm,N2的流量为50sccm~500sccm,源射频功率为200瓦~1000瓦,偏置电压为0伏~150伏,腔室压强为5mtorr~200mtorr。可选的,去除第二侧墙的工艺为干刻工艺,参数包括:采用的气体包括NF3、H2、CH4和Ar,NF3的流量为10sccm~300sccm,H2的流量为10sccm~100sccm,CH4的流量为0sccm~100sccm,Ar的流量为50sccm~500sccm,源射频功率为100瓦~1000瓦,偏置电压为0伏~200伏,腔室压强为5mtorr~200mtorr。可选的,所述第一侧墙的材料包括HfO2、HfSiON、HfAlO2、ZrO2或La2O3;所述第二侧墙的材料包括多晶硅、氧化硅或氧化钛。可选的,所述第一侧墙的厚度与所述第二侧墙的厚度之比为1:3~3:1。可选的,所述基底为平面式的半导体衬底;或者,所述基底包括半导体衬底和位于半导体衬底上的鳍部;所述第一栅极结构横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面;所述源漏掺杂区位于第一栅极结构和第一侧墙两侧的鳍部中;所述负遮盖区位于源漏掺杂区和第一栅极结构底部的鳍部之间。可选的,所述鳍部的材料包括InGaAs。本专利技术还提供一种半导体器件,包括:基底,所述基底上具有第一栅极结构,第一栅极结构两侧的基底包括负遮盖区;位于第一栅极结构侧壁的第一侧墙,第一侧墙覆盖基底的负遮盖区;分别位于第一栅极结构和第一侧墙两侧基底中的源漏掺杂区,所述负遮盖区位于源漏掺杂区和第一栅极结构底部的基底之间;位于基底上的层间介质层;位于第一栅极结构和第一侧墙两侧基底上的第一空隙,且第一空隙位于层间介质层和第一侧墙之间。可选的,所述第一侧墙的材料包括HfO2、HfSiON、HfAlO2、ZrO2或La2O3。可选的,所述第一侧墙的厚度与所述第二侧墙的厚度之比为1:3~3:1。可选的,所述基底为平面式的半导体衬底;或者,所述基底包括半导体衬底和位于半导体衬底上的鳍部;所述第一栅极结构横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面;所述源漏掺杂区位于第一栅极结构和第一侧墙两侧的鳍部中;所述负遮盖区位于源漏掺杂区和第一栅极结构底部的鳍部之间。可选的,所述鳍部的材料包括InGaAs。与现有技术相比,本专利技术的技术方案具有以下优点:本专利技术技术方案提供的半导体器件的形成方法中,基底的负遮盖区用于形成部分沟道区,增大了半导体器件的有效沟道长度,改善了短沟道效应。由于在层间介质层和第一侧墙之间形成了第一空隙,第一空隙的介电常数较低,有效的降低了半导体器件的寄生电容。而基底负遮盖区上具有第一侧墙,第一侧墙的介电常数较高,那么在半导体器件工作时,栅极结构上和源漏掺杂区上施加的电压耦合在第一侧墙底部负遮盖区两侧的电压差较大,因此使沟道容易开启,降低了源漏掺杂区和第一栅极结构底部沟道区之间的势垒,使得半导体器件工作时的等效电阻较小。因此,能够有效改善半导体器件的延迟效应。本专利技术技术方案提供的半导体器件中,在层间介质层和第一侧墙之间具有第一空隙,第一空隙的介电常数较小,有效的降低了半导体器件的寄生电容。而基底负遮盖区上的第一侧墙具有较高的介电常数,使得半导体器件工作时的等效电阻较小。因此,能够有效改善半导体器件的延迟效应。附图说明图1是一种半导体器件的结构示意图;图2至图11是本专利技术一实施例中半导体器件形成过程的结构示意图。具体实施方式正如
技术介绍
所述,现有技术形成的半导体器件的电学性能较差。图1是一种半导体器件的结构示意图,半导体器件包括:基底100,所述基底100上具有栅极结构110,栅极结构110两侧的基底100包括负遮盖(underlap)区A;分别位于栅极结构110两侧基底100中的源漏掺杂区120,所述负遮盖区A位于源漏掺杂区120和栅极结构110底部的基底100之间;位于基底100上的层间介质层130;位于栅极结构110两侧的空隙140,且所述空隙140位于层间介质层130和栅极结构1本文档来自技高网
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【技术保护点】
1.一种半导体器件的形成方法,其特征在于,包括:提供基底,所述基底上具有第一栅极结构,第一栅极结构两侧的基底包括负遮盖区;在第一栅极结构的侧壁形成第一侧墙,第一侧墙覆盖基底的负遮盖区;在第一栅极结构和第一侧墙两侧的基底中分别形成源漏掺杂区,所述负遮盖区位于源漏掺杂区和第一栅极结构底部的基底之间;形成源漏掺杂区后,在第一侧墙的侧壁形成第二侧墙;在基底和源漏掺杂区上形成覆盖第二侧墙侧壁的层间介质层;形成层间介质层后,去除第二侧墙,形成第一空隙。

【技术特征摘要】
1.一种半导体器件的形成方法,其特征在于,包括:提供基底,所述基底上具有第一栅极结构,第一栅极结构两侧的基底包括负遮盖区;在第一栅极结构的侧壁形成第一侧墙,第一侧墙覆盖基底的负遮盖区;在第一栅极结构和第一侧墙两侧的基底中分别形成源漏掺杂区,所述负遮盖区位于源漏掺杂区和第一栅极结构底部的基底之间;形成源漏掺杂区后,在第一侧墙的侧壁形成第二侧墙;在基底和源漏掺杂区上形成覆盖第二侧墙侧壁的层间介质层;形成层间介质层后,去除第二侧墙,形成第一空隙。2.根据权利要求1所述的半导体器件的形成方法,其特征在于,在形成所述层间介质层后,且在去除第二侧墙之前,还包括:去除第一栅极结构,形成开口;在所述开口中形成第二栅极结构;形成第二栅极结构后,所述第一侧墙覆盖第二栅极结构的侧壁,所述负遮盖区位于源漏掺杂区和第二栅极结构底部的基底之间。3.根据权利要求2所述的半导体器件的形成方法,其特征在于,所述第二栅极结构包括金属栅极结构本体和位于金属栅极结构本体顶部表面的保护层。4.根据权利要求3所述的半导体器件的形成方法,其特征在于,还包括:在形成所述第二栅极结构后,去除部分第一侧墙,形成第一目标侧墙和位于第一目标侧墙上的第二空隙,第一目标侧墙的顶部表面高于或齐平于金属栅极结构本体的顶部表面,且第一目标侧墙的顶部表面低于保护层的顶部表面。5.根据权利要求4所述的半导体器件的形成方法,其特征在于,去除部分第一侧墙后,去除第二侧墙。6.根据权利要求5所述的半导体器件的形成方法,其特征在于,所述第一侧墙包括第一未掺杂区和位于第一未掺杂区顶部表面的第一预掺杂区,第一未掺杂区的顶部表面高于或齐平于金属栅极结构本体的顶部表面,且第一未掺杂区的顶部表面低于保护层的顶部表面;所述第二侧墙包括第二未掺杂区和位于第二未掺杂区顶部表面的第二预掺杂区,第二未掺杂区的顶部表面齐平于第一未掺杂区的顶部表面;刻蚀去除第一侧墙的第一预掺杂区,形成第二空隙,且使第一未掺杂区形成第一目标侧墙;所述半导体器件的形成方法还包括:形成所述层间介质层后,且在去除部分第一侧墙之前,采用离子注入工艺在第一侧墙的第一预掺杂区中和第二侧墙的第二预掺杂区注入改性离子;刻蚀去除部分第一侧墙的工艺对第一预掺杂区的刻蚀速率大于对第二预掺杂区的刻蚀速率。7.根据权利要求6所述的半导体器件的形成方法,其特征在于,所述改性离子包括氮离子。8.根据权利要求7所述的半导体器件的形成方法,其特征在于,所述离子注入工艺的参数包括:采用的气体包括氮气,注入能量为3KeV~10KeV,注入剂量为1.0E15atom/cm2~2.0E16atom/cm2,注入角度为0度~30度。9.根据权利要求6所述的半导体器件的形成方法,其特征在于,刻蚀去除部分第一侧墙的工艺对第一预掺杂区的刻蚀速率为第一刻蚀速率;刻蚀去除部分第一侧墙的工艺对第二预掺杂区的刻蚀速率为第二刻蚀速率;第一刻蚀速率与第二刻蚀速率的比值为5~20。10.根据权利要求6所述的...

【专利技术属性】
技术研发人员:张海洋刘少雄
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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