制作高压器件与半导体器件的方法技术

本申请公开了一种制作高压器件与半导体器件的方法，该高压器件的制作方法包括：在半导体衬底上形成氧化层，氧化层形成有第一开口，部分半导体衬底通过第一开口暴露；在氧化层上形成栅极；在半导体衬底中形成源区；在氧化层上形成掩模层，掩模层具有第三开口，第一开口通过第三开口暴露；以及经由第三开口、氧化层以及第一开口在半导体衬底中形成漏区，其中，第三开口的尺寸大于第一开口的尺寸，源区与漏区位于栅极两侧。通过氧化层中的第一开口形成边界曲率半径较大的漏区，从而减小了漏区边缘的电场，提高了器件的耐高电压性能。

Fabrication of High Voltage Devices and Semiconductor Devices

The present application discloses a method for fabricating high-voltage devices and semiconductor devices. The fabrication methods of the high-voltage devices include: forming an oxide layer on a semiconductor substrate, forming a first opening in the oxide layer, exposing part of the semiconductor substrate through the first opening, forming a gate on the oxide layer, forming a source region in the semiconductor substrate, forming a mask layer on the oxide layer, and having a first opening in the mask layer. Three openings, the first openings exposed through the third openings, and a leakage zone formed in the semiconductor substrate through the third openings, oxide layers and the first openings, in which the size of the third openings is larger than the size of the first openings, and the source and drain regions are located on both sides of the gate. Through the first opening in the oxide layer, a leakage zone with a larger radius of curvature at the boundary is formed, which reduces the electric field at the edge of the leakage zone and improves the high voltage resistance of the device.

【技术实现步骤摘要】
制作高压器件与半导体器件的方法
本专利技术涉及半导体
，更具体地，涉及一种制作高压器件与半导体器件的方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。外围电路作为3D存储器件的核心部件之一，其主要用于逻辑运算以及通过金属连线控制和检测三维存储单元中各存储子单元的开关状态实现数据的存储和读取。而随着3D存储单元堆叠层数的增加，对外围电路的耐高电压要求越来越高。鉴于上述问题，目前迫切需要提供一种有效提高半导体器件耐高电压性能的制作方法。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种制作高压器件与半导体器件的方法，通过在氧化层中制作第一开口，并利用第一开口限定漏区的边界，从而增大了漏区的边界的曲率半径，减小了漏区边缘的电场，提高了器件的耐高电压性能。根据本专利技术的一方面，提供了一种制作高压器件的方法，包括：在半导体衬底上形成氧化层，所述氧化层形成有第一开口，部分所述半导体衬底通过所述第一开口暴露；在所述氧化层上形成栅极；在所述半导体衬底中形成源区，所述源区位于所述栅极的一侧；在所述氧化层上形成掩模层，所述掩模层具有第三开口，所述第一开口通过所述第三开口暴露；以及经由所述第三开口、所述氧化层以及所述第一开口在所述半导体衬底上形成漏区，所述漏区位于所述栅极的另一侧，其中，所述第三开口的尺寸大于所述第一开口的尺寸。优选地，所述掩模层还具有第四开口，所述氧化层还形成有第二开口，所述第二开口通过所述第四开口暴露，形成所述源区的步骤包括经由所述第四开口与所述第二开口对所述半导体衬底进行离子掺杂。优选地，还包括在所述半导体衬底中形成第一掺杂区，所述漏区位于所述第一掺杂区内，其中，所述第一掺杂区的浓度小于所述漏区的掺杂浓度。优选地，还包括在所述半导体衬底中形成第二掺杂区，所述第二掺杂区位于所述第一掺杂区内，所述漏区位于所述第二掺杂区内，其中，所述第二掺杂区的掺杂浓度大于所述第一掺杂区的掺杂浓度，并且小于所述漏区的掺杂浓度。优选地，所述第一开口的侧壁为倾斜侧壁。优选地，所述第一开口的侧壁为垂直侧壁。根据本专利技术的另一方面，提供了一种制作半导体器件的方法，包括：在半导体器件上形成高压器件；以及在所述半导体衬底上形成低压器件，形成所述高压器件的步骤包括：在半导体衬底上形成氧化层，所述氧化层形成有第一开口，部分所述半导体衬底通过所述第一开口暴露；在所述氧化层上形成栅极；在所述半导体衬底中形成源区，所述源区位于所述栅极的一侧；在所述氧化层上形成掩模层，所述掩模层具有第三开口，所述第一开口通过所述第三开口暴露；以及经由所述第三开口、所述氧化层以及所述第一开口在所述半导体衬底中形成漏区，所述漏区位于所述栅极的另一侧，其中，所述第三开口的尺寸大于所述第一开口的尺寸。优选地，还包括：在所述半导体衬底中形成高压阱区，所述高压器件形成在所述高压阱区处；以及在所述半导体衬底中形成低压阱区，所述低压器件形成在所述低压阱区处。优选地，所述源区与所述漏区在同一掺杂工艺中形成。优选地，在形成所述掩膜层之前，经由所述氧化层和所述第一开口向所述半导体衬底内进行掺杂以形成第一掺杂区，其中，所述第一部分位于所述第二部分的外围，所述第一掺杂区包括第一部分以及被所述第一开口暴露的第二部分，所述第二部分的掺杂深度大于所述第一部分的掺杂深度且所述第二部分的掺杂深度由所述第二部分的中心向边缘递减。根据本专利技术提供的制作高压器件与半导体器件的方法，在氧化层中制作第一开口，并在氧化层上形成具有第三开口的掩模层，第一开口通过第三开口暴露，且第三开口的尺寸大于第一开口的尺寸，经由第三开口、氧化层以及第一开口在半导体衬底上形成漏区，通过掩模层上的第三开口限定了漏区的尺寸，并且由于衬底正对第一开口的区域被完全暴露，因此第一开口对应的漏区的部分掺杂深度较深，而衬底中位于第一开口两侧的区域被氧化层覆盖，由于氧化层的阻挡，因此漏区两侧的部分掺杂深度较浅，使得漏区的掺杂深度由漏区的中心向边缘递减，提高了漏区边界的曲率半径，从而减小了漏区边缘的电场，提高了器件的耐高电压性能。在一些优选实施例中，第一开口的侧壁为倾斜侧壁，半导体衬底与氧化层之间的高度差平缓变化，进一步提高了漏区边界的曲率半径，从而进一步减小了漏区边缘的电场，使器件的耐高电压性能更好。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1至图6示出根据本专利技术实施例的高压器件制造方法的各个阶段的截面图。图7与图8示出根据本专利技术实施例的高压器件的效果分析示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。在下文中描述了本专利技术的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。本专利技术可以各种形式呈现，以下将描述其中一些示例。图1至图6示出根据本专利技术实施例的高压器件制造方法的各个阶段的截面图。下面将结合图1至图6对专利技术高压器件的制造方法进行详细的说明。本专利技术实施例的高压器件制造方法开始于半导体衬底，在半导体衬底上形成氧化层。具体地，如图1所示，在半导体衬底101上形成高压栅氧化层103(氧化层)，形成高压栅氧化层103的工艺例如为化学气相沉积工艺。进一步地，图案化氧化层，例如在高压栅氧化层103的表面上形成光致抗蚀剂掩模，利用光刻与刻蚀工艺在高压栅氧化层103中形成第一开口10与第二开口20，半导体衬底101通过第一开口10与第二开口20暴露，如图2所示。在本实施例中，第一开口10与第二开口20的侧壁为倾斜侧壁，在一些替代实施例中，第一开口10与第二开口20也可以为垂直侧壁。进一步地，定义有源区，并在高压栅氧化层103上形成栅极，具体地，在高压栅氧化层103上沉积多晶硅层，利用光刻与刻蚀的方法图案化多晶硅层从而形成栅极104，如图3所示。进一步地，在半导体衬底中形成第一掺杂区，如图4所示，在一些具体的实施例中，经由高压栅氧化层103和第一开口10向半导体衬底101内进行掺杂形成第一掺杂区110，第一掺杂区110可以作为高压器件的本文档来自技高网...

【技术保护点】
1.一种制作高压器件的方法，包括：在半导体衬底上形成氧化层，所述氧化层形成有第一开口，部分所述半导体衬底通过所述第一开口暴露；在所述氧化层上形成栅极；在所述半导体衬底中形成源区，所述源区位于所述栅极的一侧；在所述氧化层上形成掩模层，所述掩模层具有第三开口，所述第一开口通过所述第三开口暴露；以及经由所述第三开口、所述氧化层以及所述第一开口在所述半导体衬底中形成漏区，所述漏区位于所述栅极的另一侧，其中，所述第三开口的尺寸大于所述第一开口的尺寸。

【技术特征摘要】
1.一种制作高压器件的方法，包括：在半导体衬底上形成氧化层，所述氧化层形成有第一开口，部分所述半导体衬底通过所述第一开口暴露；在所述氧化层上形成栅极；在所述半导体衬底中形成源区，所述源区位于所述栅极的一侧；在所述氧化层上形成掩模层，所述掩模层具有第三开口，所述第一开口通过所述第三开口暴露；以及经由所述第三开口、所述氧化层以及所述第一开口在所述半导体衬底中形成漏区，所述漏区位于所述栅极的另一侧，其中，所述第三开口的尺寸大于所述第一开口的尺寸。2.根据权利要求1所述的方法，其中，所述掩模层还具有第四开口，所述氧化层还形成有第二开口，所述第二开口通过所述第四开口暴露，形成所述源区的步骤包括经由所述第四开口与所述第二开口对所述半导体衬底进行离子掺杂。3.根据权利要求2所述的方法，还包括在所述半导体衬底中形成第一掺杂区，所述漏区位于所述第一掺杂区内，其中，所述第一掺杂区的浓度小于所述漏区的掺杂浓度。4.根据权利要求3所述的方法，还包括在所述半导体衬底中形成第二掺杂区，所述第二掺杂区位于所述第一掺杂区内，所述漏区位于所述第二掺杂区内，其中，所述第二掺杂区的掺杂浓度大于所述第一掺杂区的掺杂浓度，并且小于所述漏区的掺杂浓度。5.根据权利要求1-4任一所述的方法，其中，所述第一开口的侧壁为倾斜侧壁。6.根据权利要求1-4任一所述的方法，其中，所述第...

【专利技术属性】
技术研发人员：许文山，孙超，田武，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42