一种提升电源抑制比的带隙基准源制造技术

一种提升电源抑制比的带隙基准源，属于模拟电路技术领域。带隙基准核心模块包括一个预稳压电路结构，该预稳压电路结构包括两条支路，分别是第五PMOS管和第二NMOS管，以及第六PMOS管和第三NMOS管，由于反馈的作用，这两条支路均是低阻抗支路，因此从供电电压到P点具有较高的电源抑制比，从而实现了整个带隙基准核心电路电源抑制比的提升；启动电路模块用于在电路刚开始启动时拉低带隙基准核心模块中第一PMOS管和第四PMOS管的栅极电位，同时控制电流流过第一双极型晶体管、第二双极型晶体管和第三双极型晶体管的基极，启动完成后退出。本实用新型专利技术与传统的带隙基准相比能够实现基准源电源抑制比的提升，同时与传统的预稳压技术相比功耗更低。

【技术实现步骤摘要】
一种提升电源抑制比的带隙基准源
本技术属于模拟电路
，涉及一种能够提升电源抑制比PSR的带隙基准源。
技术介绍
在模拟和混合信号集成电路的领域，基准源是非常重要的模块，其作用是为系统提供一个不随温度和电源电压变化的恒定偏置。随着物联网和消费类电子的快速发展，对于基准源的设计也提出了越来越高的要求。其中低功耗、低温漂和高电源抑制比是基准源的主要发展趋势。近年来，学术界和工业界提出了很多带隙基准源的电源抑制比提升技术，比如噪声耦合技术、共源共栅技术和预稳压技术等，其中应用最广泛的是预稳压技术，然而传统的预稳压技术通常需要额外的运算放大器以及更高的电源电压，从而导致功耗的大大增加。因此，研究出在不过多增大功耗的前提下提升电源抑制比的带隙基准源具有重要的意义。
技术实现思路
针对上述常规带隙基准源的电源抑制比不高和采用传统预稳压技术的带隙基准源功耗过大的问题，本技术提出一种带隙基准源，改进了带隙基准源的预稳压技术，能够在不过多增大功耗的前提下实现电源抑制比的提升。本技术的技术方案是：一种提升电源抑制比的带隙基准源，包括带隙基准核心模块和启动电路模块，所述带隙基准核心模块包括第一双极型晶体管Q1、第二双极型晶体管Q2、第三双极型晶体管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，第一NMOS管MN1的栅极连接启动信号START，其漏极连接第二PMOS管MP2的栅极、第一PMOS管MP1的栅极和漏极，其源极连接第三双极型晶体管Q3的集电极；第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接供电电压VDD，其漏极连接第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的源极并通过第一电容C1后接地；第三双极型晶体管Q3的基极连接第一双极型晶体管Q1和第二双极型晶体管Q2的基极、第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极并作为所述带隙基准源的输出端，其发射极通过第三电阻R3后接地；第二NMOS管MN2的栅漏短接并连接第五PMOS管MP5的漏极和第三NMOS管MN3的栅极，其源极和第三NMOS管MN3的源极接地；第一双极型晶体管Q1的集电极连接第五PMOS管MP5的栅极和第三PMOS管MP3的漏极并通过第二电容C2后接地，其发射极通过第二电阻R2后接地；第二双极型晶体管Q2的集电极连接第四PMOS管MP4的栅极和漏极以及第三PMOS管MP3的栅极，其发射极通过第一电阻R1后连接第一双极型晶体管Q1的发射极；所述启动电路由所述启动信号START控制，在电路刚开始启动时拉低所述带隙基准核心模块中第一PMOS管MP1和第四PMOS管MP4的栅极电位，同时控制电流流过第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3的基极，启动完成后退出。具体的，所述启动电路模块包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第四双极型晶体管Q4、第五双极型晶体管Q5、第六双极型晶体管Q6、第四电阻R4、第五电阻R5、第六电阻R6、和反相器INV，反相器INV的输入端连接所述启动信号START，其输出端连接第七NMOS管MN7的栅极；第六NMOS管MN6的栅漏短接并连接第九NMOS管MN9的源极，其源极连接第七NMOS管MN7的漏极和所述带隙基准核心模块中第一双极型晶体管Q1的基极；第九NMOS管MN9的栅极连接第四NMOS管MN4的栅极和漏极并通过第五电阻R5后连接第八NMOS管MN8的源极，其漏极通过第六电阻R6后连接供电电压VDD；第八NMOS管MN8的栅极连接所述启动信号START，其漏极通过第四电阻R4后连接供电电压VDD；第五NMOS管MN5的栅漏短接并连接第四NMOS管MN4的源极，其源极连接第四双极型晶体管Q4和第五双极型晶体管Q5的基极以及第六双极型晶体管Q6的基极和集电极；第四双极型晶体管Q4的集电极连接所述带隙基准核心模块中第四PMOS管MP4的栅极，其发射极连接第五双极型晶体管Q5的发射极和所述带隙基准核心模块中第一双极型晶体管Q1的发射极；第五双极型晶体管Q5的集电极连接所述带隙基准核心模块中第一NMOS管MN1的源极；第七NMOS管MN7的源极和第六双极型晶体管Q6的发射极接地。具体的，所述第八NMOS管MN8和第九NMOS管MN9为高压管。本技术的有益效果为：本技术提出的带隙基准源，在带隙基准核心模块结合预稳压电路结构，与传统的带隙基准相比能够实现基准源电源抑制比的提升，同时与传统的预稳压技术相比功耗更低。附图说明图1是本技术高电源抑制比的带隙基准源电路原理图。具体实施方式下面结合附图和具体实施例，详细描述本技术的技术方案。本技术提出的带隙基准源，具有提升电源抑制比的作用，包括启动电路模块和带隙基准核心模块，如图1所示，带隙基准核心模块包括第一双极型晶体管Q1、第二双极型晶体管Q2、第三双极型晶体管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，第一NMOS管MN1的栅极连接启动信号START，其漏极连接第二PMOS管MP2的栅极、第一PMOS管MP1的栅极和漏极，其源极连接第三双极型晶体管Q3的集电极；第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接供电电压VDD，其漏极连接第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的源极并通过第一电容C1后接地；第三双极型晶体管Q3的基极连接第一双极型晶体管Q1和第二双极型晶体管Q2的基极、第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极并作为带隙基准源的输出端，其发射极通过第三电阻R3后接地；第二NMOS管MN2的栅漏短接并连接第五PMOS管MP5的漏极和第三NMOS管MN3的栅极，其源极和第三NMOS管MN3的源极接地；第一双极型晶体管Q1的集电极连接第五PMOS管MP5的栅极和第三PMOS管MP3的漏极并通过第二电容C2后接地，其发射极通过第二电阻R2后接地；第二双极型晶体管Q2的集电极连接第四PMOS管MP4的栅极和漏极以及第三PMOS管MP3的栅极，其发射极通过第一电阻R1后连接第一双极型晶体管Q1的发射极。启动电路模块由启动信号START控制，用于在电路刚开始启动时拉低带隙基准核心模块中第一PMOS管MP1和第四PMOS管MP4的栅极电位，同时控制电流流过第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3的基极，启动完成后退出。图1给出了启动电路模的一种实现电路结构，包括第四NMOS管MN4、第五NMOS管MN5、第六本文档来自技高网...

【技术保护点】
1.一种提升电源抑制比的带隙基准源，包括带隙基准核心模块和启动电路模块，其特征在于，所述带隙基准核心模块包括第一双极型晶体管Q1、第二双极型晶体管Q2、第三双极型晶体管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，第一NMOS管MN1的栅极连接启动信号START，其漏极连接第二PMOS管MP2的栅极、第一PMOS管MP1的栅极和漏极，其源极连接第三双极型晶体管Q3的集电极；第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接供电电压VDD，其漏极连接第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的源极并通过第一电容C1后接地；第三双极型晶体管Q3的基极连接第一双极型晶体管Q1和第二双极型晶体管Q2的基极、第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极并作为所述带隙基准源的输出端，其发射极通过第三电阻R3后接地；第二NMOS管MN2的栅漏短接并连接第五PMOS管MP5的漏极和第三NMOS管MN3的栅极，其源极和第三NMOS管MN3的源极接地；第一双极型晶体管Q1的集电极连接第五PMOS管MP5的栅极和第三PMOS管MP3的漏极并通过第二电容C2后接地，其发射极通过第二电阻R2后接地；第二双极型晶体管Q2的集电极连接第四PMOS管MP4的栅极和漏极以及第三PMOS管MP3的栅极，其发射极通过第一电阻R1后连接第一双极型晶体管Q1的发射极；所述启动电路由所述启动信号START控制，在电路刚开始启动时拉低所述带隙基准核心模块中第一PMOS管MP1和第四PMOS管MP4的栅极电位，同时控制电流流过第一双极型晶体管Q1、第二双极型晶体管Q2和第三双极型晶体管Q3的基极，启动完成后退出。...

【技术特征摘要】
1.一种提升电源抑制比的带隙基准源，包括带隙基准核心模块和启动电路模块，其特征在于，所述带隙基准核心模块包括第一双极型晶体管Q1、第二双极型晶体管Q2、第三双极型晶体管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，第一NMOS管MN1的栅极连接启动信号START，其漏极连接第二PMOS管MP2的栅极、第一PMOS管MP1的栅极和漏极，其源极连接第三双极型晶体管Q3的集电极；第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接供电电压VDD，其漏极连接第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6的源极并通过第一电容C1后接地；第三双极型晶体管Q3的基极连接第一双极型晶体管Q1和第二双极型晶体管Q2的基极、第六PMOS管MP6的栅极和漏极以及第三NMOS管MN3的漏极并作为所述带隙基准源的输出端，其发射极通过第三电阻R3后接地；第二NMOS管MN2的栅漏短接并连接第五PMOS管MP5的漏极和第三NMOS管MN3的栅极，其源极和第三NMOS管MN3的源极接地；第一双极型晶体管Q1的集电极连接第五PMOS管MP5的栅极和第三PMOS管MP3的漏极并通过第二电容C2后接地，其发射极通过第二电阻R2后接地；第二双极型晶体管Q2的集电极连接第四PMOS管MP4的栅极和漏极以及第三PMOS管MP3的栅极，其发射极通过第一电阻R1后连接第一双极型晶体管Q1的发射极；所述启动电路由所述启动信号START控制，在电路刚开始启动时拉低所述带隙基准核心模块中第一PMOS管MP1和第四PMO...

【专利技术属性】
技术研发人员：石跃，余洪名，王川东，赵杰林，凌味未，陈功，姚尧，周泽坤，
申请(专利权)人：成都信息工程大学，
类型：新型
国别省市：四川,51