垂直隧穿场效应晶体管及其形成方法技术

一种垂直隧穿场效应晶体管及其形成方法，方法包括：提供衬底；在衬底上形成第一掺杂层；在第一掺杂层上形成垂直纳米线；在第一掺杂层上形成伪栅层，伪栅层顶部低于垂直纳米线顶部；在伪栅层上形成覆盖垂直纳米线顶部的第一层间介质层；刻蚀垂直纳米线上方的第一层间介质层和部分厚度垂直纳米线，在第一层间介质层内形成凹槽；在凹槽内形成第二掺杂层；形成第二掺杂层后，刻蚀垂直纳米线之间的第一层间介质层，形成露出伪栅层的开口；去除伪栅层，开口和伪栅层所对应区域构成空腔；在空腔的侧壁和底部形成高k栅介质层。本发明专利技术通过引入高k栅介质层，从而减小垂直隧穿场效应晶体管的漏电流，且形成高k栅介质层的步骤易于操作，适于大规模生产。

Vertical Tunneling Field Effect Transistor and Its Formation Method

A vertical tunneling field effect transistor and its formation method include: providing a substrate; forming a first doping layer on the substrate; forming a vertical nanowire on the first doping layer; forming a pseudo-gate layer on the first doping layer, the top of the pseudo-gate layer is lower than the top of the vertical nanowire; and forming a covered vertical nanowire top on the pseudo-gate layer. The first interlayer dielectric layer of the part; etching the first interlayer dielectric layer above the vertical nanowires and part of the thickness of the vertical nanowires to form a groove in the first interlayer dielectric layer; forming the second doping layer in the groove; after forming the second doping layer, etching the first interlayer dielectric layer between the vertical nanowires to form a pseudo-gate layer. Opening; removing the pseudo-gate layer, the corresponding area between the opening and the pseudo-gate layer constitutes a cavity; forming a high-k gate dielectric layer on the side wall and bottom of the cavity. By introducing a high k gate dielectric layer, the leakage current of the vertical tunneling field effect transistor is reduced, and the step of forming a high k gate dielectric layer is easy to operate, and is suitable for large-scale production.

【技术实现步骤摘要】
垂直隧穿场效应晶体管及其形成方法
本专利技术涉及半导体领域，尤其涉及一种垂直隧穿场效应晶体管及其形成方法。
技术介绍
随着互补金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，CMOS)晶体管特征尺寸的不断缩小，CMOS晶体管的总功率消耗也不断增加。其原因在于：一、短沟道效应越来越明显(如漏电流增加)；二、难以使电源电压随着CMOS晶体管尺寸的缩小而减小。后者主要是由于典型的MOS晶体管的亚阈值摆幅(Sub-ThresholdSwing)具有约为60毫伏/10×10-6体积分数(mV/decade)的极限值，使得将CMOS晶体管由关状态切换至开状态需要一定的电压改变，CMOS晶体管具有最小电源电压。由于隧穿场效应晶体管(TunnelingField-EffectTransistor，TFET)的亚阈值摆幅可小于60mV/decade，相比CMOS晶体管，隧穿场效应晶体管的工作电压更小且漏电流更小，因此隧穿场效应晶体管逐渐代替CMOS晶体管，在低功耗应用中具有广阔的前景。其中，由于垂直隧穿场效应晶体管(VerticalTunnelingField-EffectTransistor，TFET，VTFET)的垂直隧道的长度和栅极宽度具有可调性(例如栅极宽度的调整可影响流经垂直隧道的饱和电流)，因此，垂直隧穿场效应晶体管成为了常用的隧穿场效应晶体管类型。但是，垂直隧穿场效应晶体管的性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种垂直隧穿场效应晶体管及其形成方法，优化垂直隧穿场效应晶体管的电学性能。为解决上述问题，本专利技术提供一种垂直隧穿场效应晶体管的形成方法，包括：提供衬底；在所述衬底上形成第一掺杂层；在所述第一掺杂层上形成垂直纳米线；在所述第一掺杂层上形成伪栅层，所述伪栅层的顶部低于所述垂直纳米线的顶部；在所述伪栅层露出的第一掺杂层上形成第一层间介质层，所述第一层间介质层覆盖所述垂直纳米线顶部；刻蚀去除所述垂直纳米线上方的第一层间介质层以及部分厚度的所述垂直纳米线，在所述第一层间介质层内形成凹槽；在所述凹槽内形成第二掺杂层；形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层，形成露出所述伪栅层的开口；形成所述开口后，去除所述伪栅层，所述开口和所述伪栅层所对应区域构成空腔；在所述空腔的侧壁和底部形成高k栅介质层；形成所述高k栅介质层后，向所述空腔内填充金属，形成栅极层。可选的，所述第一掺杂层的掺杂离子类型为N型或P型，所述第二掺杂层的掺杂离子类型为N型或P型。可选的，在所述第一掺杂层上形成垂直纳米线的步骤包括：在所述第一掺杂层上形成半导体层；对所述半导体层进行阱区注入工艺；在所述阱区注入工艺后，图形化所述半导体层，形成垂直纳米线。可选的，所述伪栅层的材料为多晶硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。可选的，去除所述伪栅层所采用的刻蚀工艺为湿法刻蚀工艺。可选的，所述伪栅层的材料为多晶硅，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。可选的，形成所述伪栅层的步骤包括：在所述第一掺杂层上形成伪栅膜，所述伪栅膜覆盖所述垂直纳米线的顶部；回刻部分厚度的所述伪栅膜，剩余伪栅膜的顶部低于所述垂直纳米线的顶部；图形化所述剩余伪栅膜，在所述第一掺杂层上形成多个分立的伪栅层。可选的，回刻部分厚度的所述伪栅膜之后，图形化所述剩余伪栅膜之前，还包括步骤：在所述剩余伪栅膜上形成绝缘层。可选的，所述绝缘层的材料为氮化硅或氮氧化硅。可选的，形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层之前，还包括步骤：在所述凹槽中填充满第二层间介质层。可选的，所述第二层间介质层覆盖所述第一层间介质层顶部。可选的，形成所述栅极层后，还包括步骤：在所述第二掺杂层上方的第二层间介质层内形成与所述第二掺杂层电连接的第一导电插塞，在所述栅极层之间的第二层间介质层和第一层间介质层内形成与所述第一掺杂层电连接的第二导电插塞。相应的，本专利技术还提供一种垂直隧穿场效应晶体管，包括：衬底；第一掺杂层，位于所述衬底上；垂直纳米线，位于部分所述第一掺杂层上；第二掺杂层，位于所述垂直纳米线顶部；层间介质层，位于所述第一掺杂层上，所述垂直纳米线之间的层间介质层内具有贯穿所述层间介质层且露出所述垂直纳米线侧壁的空腔；高k栅介质层，位于所述空腔的侧壁和底部；栅极层，位于所述高k栅介质层上且填充于所述空腔内。可选的，所述第一掺杂层的掺杂离子类型为N型或P型，所述第二掺杂层的掺杂离子类型为N型或P型。可选的，所述垂直隧穿场效应晶体管还包括：绝缘层，位于所述层间介质层底部与所述高k栅介质层之间。可选的，所述绝缘层的材料为氮化硅或氮氧化硅。可选的，所述层间介质层覆盖所述第二掺杂层顶部。可选的，所述垂直隧穿场效应晶体管还包括：第一导电插塞，位于所述第二掺杂层上方的层间介质层内且与所述第二掺杂层电连接；第二导电插塞，位于所述栅极层之间的层间介质层内且与所述第一掺杂层电连接。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术通过伪栅层占据空间位置，去除所述伪栅层后，所述第一层间介质层中的开口和所述伪栅层所对应区域构成空腔，随后在所述空腔的侧壁和底部形成高k栅介质层；通过在所述垂直隧穿场效应晶体管中引入高k栅介质层，从而减小所述垂直隧穿场效应晶体管的漏电流，进而优化垂直隧穿场效应晶体管的电学性能，且形成所述高k栅介质层的步骤易于操作，适于大规模生产。可选的，所述高k栅介质层还位于所述第一层间介质层中的开口侧壁上，相比仅位于所述伪栅层所对应区域的底部和侧壁的方案，本专利技术增加了所述高k栅介质层的长度，从而有利于改善了短沟道效应。附图说明图1至图16是本专利技术垂直隧穿场效应晶体管的形成方法一实施例中各步骤对应的结构示意图；图17是本专利技术垂直隧穿场效应晶体管一实施例的结构示意图。具体实施方式由
技术介绍
可知，垂直隧穿场效应晶体管的性能仍有待提高。在CMOS晶体管中，随着晶体管特征尺寸的不断缩小，为了改善漏电流大的问题，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。因此，为了进一步提高垂直隧穿场效应晶体管的性能，亟需提供一种引入高k栅介质层的工艺方法。为了解决所述技术问题，本专利技术通过在层间介质层内形成空腔，在所述空腔内形成高k栅介质层，从而减小所述垂直隧穿场效应晶体管的漏电流，进而优化垂直隧穿场效应晶体管的电学性能，且形成所述高k栅介质层的步骤易于操作，适于大规模生产。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1至图16是本专利技术垂直隧穿场效应晶体管的形成方法一实施例中各步骤对应的结构示意图。参考图1，提供衬底110。所述衬底110为垂直隧穿场效应晶体管的形成提供工艺平台。本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，后续所形成的垂直隧穿场效应晶体管用于构成静态随机存储器(StaticRandomAccessMemory，SRAM)。因此，所述本文档来自技高网...

【技术保护点】
1.一种垂直隧穿场效应晶体管的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成第一掺杂层；在所述第一掺杂层上形成垂直纳米线；在所述第一掺杂层上形成伪栅层，所述伪栅层的顶部低于所述垂直纳米线的顶部；在所述伪栅层露出的第一掺杂层上形成第一层间介质层，所述第一层间介质层覆盖所述垂直纳米线顶部；刻蚀去除所述垂直纳米线上方的第一层间介质层以及部分厚度的所述垂直纳米线，在所述第一层间介质层内形成凹槽；在所述凹槽内形成第二掺杂层；形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层，形成露出所述伪栅层的开口；形成所述开口后，去除所述伪栅层，所述开口和所述伪栅层所对应区域构成空腔；在所述空腔的侧壁和底部形成高k栅介质层；形成所述高k栅介质层后，向所述空腔内填充金属，形成栅极层。

【技术特征摘要】
1.一种垂直隧穿场效应晶体管的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成第一掺杂层；在所述第一掺杂层上形成垂直纳米线；在所述第一掺杂层上形成伪栅层，所述伪栅层的顶部低于所述垂直纳米线的顶部；在所述伪栅层露出的第一掺杂层上形成第一层间介质层，所述第一层间介质层覆盖所述垂直纳米线顶部；刻蚀去除所述垂直纳米线上方的第一层间介质层以及部分厚度的所述垂直纳米线，在所述第一层间介质层内形成凹槽；在所述凹槽内形成第二掺杂层；形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层，形成露出所述伪栅层的开口；形成所述开口后，去除所述伪栅层，所述开口和所述伪栅层所对应区域构成空腔；在所述空腔的侧壁和底部形成高k栅介质层；形成所述高k栅介质层后，向所述空腔内填充金属，形成栅极层。2.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述第一掺杂层的掺杂离子类型为N型或P型，所述第二掺杂层的掺杂离子类型为N型或P型。3.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，在所述第一掺杂层上形成垂直纳米线的步骤包括：在所述第一掺杂层上形成半导体层；对所述半导体层进行阱区注入工艺；在所述阱区注入工艺后，图形化所述半导体层，形成垂直纳米线。4.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述伪栅层的材料为多晶硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。5.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，去除所述伪栅层所采用的刻蚀工艺为湿法刻蚀工艺。6.如权利要求5所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述伪栅层的材料为多晶硅，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。7.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，形成所述伪栅层的步骤包括：在所述第一掺杂层上形成伪栅膜，所述伪栅膜覆盖所述垂直纳米线的顶部；回刻部分厚度的所述伪栅膜，剩余伪栅膜的顶部低于所述垂直纳米线的顶部；图形化所述剩余伪栅膜，在所述第一掺杂层上形成多个分立的伪栅层。8.如权利要求7所述的垂直隧穿场效应晶体管的形成方法，其特征在于，回刻部分厚度的所述伪...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31