深沟槽功率MOS器件制造技术

本实用新型专利技术涉及一种深沟槽功率MOS器件，位于硅片背面的重掺杂P掺杂漏极区，位于所述漏极区上方的轻掺杂P掺杂杂质外延层；位于所述外延层上方的N掺杂阱层；位于所述N掺杂阱层并伸入所述外延层的沟槽；在所述N掺杂阱层上部且在所述沟槽四周形成具有P掺杂源极区；一P掺杂弧形区位于N掺杂阱层上部且位于沟槽周边；所述沟槽顶部淀积有绝缘介质层，并在位于栅极导电多晶硅上方和源极区上方的绝缘介质层分别开孔，在孔内设有金属连线，分别实现栅极导电多晶硅和源极区电性连接，所述金属连线与绝缘介质层之间设置有一WSi2层。本实用新型专利技术使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低，可降低导通电阻。

Deep groove power MOS device

The utility model relates to a deep groove power MOS device, which is located in a heavily doped P-doped drain region on the back of a silicon wafer, a lightly doped P-doped impurity epitaxy layer above the drain region, a N-doped trap layer above the epitaxy layer, a groove located in the N-doped trap layer and extended into the epitaxy layer, and a N-doped trap layer. A P-doped source region is formed around the groove; a P-doped arc region is located on the upper part of the N-doped well layer and around the groove; an insulating dielectric layer is deposited on the top of the groove, and the insulating dielectric layer is respectively opened above the gate conductive polycrystalline silicon and above the source region, and metal wires are arranged in the holes, respectively. A WSi2 layer is arranged between the metal connection and the insulating dielectric layer. The utility model reduces the forward voltage drop and device loss of the device, protects the device when the device is turned off in reverse, further reduces the leakage current of the device and reduces the on-resistance.

【技术实现步骤摘要】
深沟槽功率MOS器件
本技术涉及沟槽式功率MOS器件
，具体涉及一种深沟槽功率MOS器件。
技术介绍
在半导体集成电路中，现有典型的沟槽型功率MOS器件由下至上包括硅衬底、漏极、体区、源区、栅极沟槽、接触孔、层间电介质和顶层金属，栅极沟槽内依次生长栅氧和多晶硅。目前普通的沟槽型功率MOS器件，影响栅极电阻的因素主要是沟槽尺寸以及多晶硅参杂浓度。现有的沟槽型功率MOS器件普遍存在的问题是栅极电阻较高。随着产品应用的发展，对功率MOS器件的开关速度和开关损耗的要求越来越高，其中开关损耗占据总损耗70％左右，普通的沟槽式MOS器件在开关特性上显得越来越不足，如何提高开关速度并降低开关损耗对于节能及高频应用具有十分重要的意义。但是，该技术的不足在于只能降低约30％左右栅-漏电容Cgd，仍然不能满足节能及高频应用的需求。因此，如何进一步使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低，可改善欧姆接触，降低导通电阻，成为本
技术人员的努力方向。
技术实现思路
本技术目的是提供一种深沟槽功率MOS器件，该深沟槽功率MOS器件使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低，可改善欧姆接触，降低导通电阻。为达到上述目的，本技术采用的技术方案是：一种深沟槽功率MOS器件，位于硅片背面的重掺杂P掺杂漏极区，位于所述漏极区上方的轻掺杂P掺杂杂质外延层；位于所述外延层上方的N掺杂阱层；位于所述N掺杂阱层并伸入所述外延层的沟槽；在所述N掺杂阱层上部且在所述沟槽四周形成具有P掺杂源极区，所述沟槽内设有一个栅极导电多晶硅和一个屏蔽栅导电多晶硅，屏蔽栅导电多晶硅位于栅极导电多晶硅下方；所述栅极导电多晶硅两侧与沟槽内壁之间设有绝缘栅氧化层；所述屏蔽栅导电多晶硅两侧及底部均由屏蔽栅氧化层包围，所述栅极导电多晶硅与屏蔽栅导电多晶硅由导电多晶硅间绝缘介质层隔开；一P掺杂弧形区位于N掺杂阱层上部且位于沟槽周边；所述沟槽顶部淀积有绝缘介质层，并在位于栅极导电多晶硅上方和源极区上方的绝缘介质层分别开孔，在孔内设有金属连线，分别实现栅极导电多晶硅和源极区电性连接，所述金属连线与绝缘介质层之间设置有一WSi2层。上述技术方案中的有关内容解释如下：1、上述方案中，所述屏蔽栅氧化层的厚度大于所述绝缘栅氧化层的最小厚度。2、上述方案中，所述绝缘栅氧化层的厚度从所述N掺杂阱层中部位置开始往下逐渐变厚，相应地栅极导电多晶硅的宽度从所述N掺杂阱层中部位置开始往下也逐渐变窄。由于上述技术方案运用，本技术与现有技术相比具有下列优点和效果：1、本技术深沟槽功率MOS器件，其一P掺杂弧形区位于N掺杂阱层上部且位于沟槽周边，所述P掺杂弧形区与N掺杂阱层形成pn结界面，使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低；其次，其金属连线与绝缘介质层之间设置有一WSi2层，可改善欧姆接触，降低导通电阻。2、本技术深沟槽功率MOS器件，采用增加一个屏蔽多晶硅有效降低了寄生电容，提高了高频性能且降低了开关损耗；其次，其降低了导电多晶硅侧壁和底部的栅极与漏极之间寄生电容Cgd；再次，其导电多晶硅宽度渐变部位从阱区中部开始，既降低了栅极与漏极之间寄生电容Cgd，也降低了栅极与源极之间寄生电容Cgs。附图说明附图1为本技术深沟槽功率MOS器件结构示意图。以上附图中：1、漏极区；2、轻掺杂P掺杂杂质外延层；3、N掺杂阱层；4、沟槽；5、绝缘栅氧化层；6、P掺杂源极区；7、栅极导电多晶硅；8、屏蔽栅导电多晶硅；9、屏蔽栅氧化层；10、导电多晶硅间绝缘介质层；11、绝缘介质层；12、金属连线；14、P掺杂弧形区；15、WSi2层。具体实施方式下面结合附图及实施例对本技术作进一步描述：实施例1：一种深沟槽功率MOS器件，包括：位于硅片背面的重掺杂P掺杂漏极区1，位于所述重掺杂P掺杂漏极区1上方的轻掺杂P掺杂杂质外延层2；位于所述轻掺杂P掺杂杂质外延层2上方的N掺杂阱层3；位于所述N掺杂阱层3并伸入所述轻掺杂P掺杂杂质外延层2的沟槽4；在所述N掺杂阱层3上部且在所述沟槽4四周形成具有P掺杂源极区6，所述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化层5；所述屏蔽栅导电多晶硅8两侧及底部均由屏蔽栅氧化层9包围，所述栅极导电多晶硅7与屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质层10隔开；一P掺杂弧形区14位于N掺杂阱层3上部且位于沟槽4周边；所述沟槽4顶部淀积有绝缘介质层11，并在位于栅极导电多晶硅7上方和源极区上方的绝缘介质层11分别开孔，在孔内设有金属连线12，分别实现栅极导电多晶硅7和源极区电性连接，所述金属连线12与绝缘介质层11之间设置有一WSi2层15。上述绝缘栅氧化层5的厚度从所述N掺杂阱层3中部位置开始往下逐渐变厚，相应地栅极导电多晶硅7的宽度从所述N掺杂阱层3中部位置开始往下也逐渐变窄。实施例2：一种深沟槽功率MOS器件，包括：位于硅片背面的重掺杂P掺杂漏极区1，位于所述重掺杂P掺杂漏极区1上方的轻掺杂P掺杂杂质外延层2；位于所述轻掺杂P掺杂杂质外延层2上方的N掺杂阱层3；位于所述N掺杂阱层3并伸入所述轻掺杂P掺杂杂质外延层2的沟槽4；在所述N掺杂阱层3上部且在所述沟槽4四周形成具有P掺杂源极区6，所述沟槽4内设有一个栅极导电多晶硅7和一个屏蔽栅导电多晶硅8，屏蔽栅导电多晶硅8位于栅极导电多晶硅7下方；所述栅极导电多晶硅7两侧与沟槽4内壁之间设有绝缘栅氧化层5；所述屏蔽栅导电多晶硅8两侧及底部均由屏蔽栅氧化层9包围，所述栅极导电多晶硅7与屏蔽栅导电多晶硅8由导电多晶硅间绝缘介质层10隔开；一P掺杂弧形区14位于N掺杂阱层3上部且位于沟槽4周边；所述沟槽4顶部淀积有绝缘介质层11，并在位于栅极导电多晶硅7上方和源极区上方的绝缘介质层11分别开孔，在孔内设有金属连线12，分别实现栅极导电多晶硅7和源极区电性连接，所述金属连线12与绝缘介质层11之间设置有一WSi2层15。上述屏蔽栅氧化层9的厚度大于所述绝缘栅氧化层5的最小厚度。采用上述深沟槽功率MOS器件时，其一P掺杂弧形区位于N掺杂阱层上部且位于沟槽周边，所述P掺杂弧形区与N掺杂阱层形成pn结界面，使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低；其次，其金属连线与绝缘介质层之间设置有一WSi2层，可改善欧姆接触，降低导通电阻；再次，其采用增加一个屏蔽多晶硅有效降低了寄生电容，提高了高频性能且降低了开关损耗；其次，其降低了导电多晶硅侧壁和底部的栅极与漏极之间寄生电容Cgd；再次，其导电多晶硅宽度渐变部位从阱区中部开始，既降低了栅极与漏极之间寄生电容Cgd，也降低了栅极与源极之间寄生电容Cgs。上述实施例只为说明本技术的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本技术的内容并据以实施，并不能以此限制本技术的保护范围。凡根据本技术精神实质所作的等效变化或修饰，都应涵盖在本技术本文档来自技高网...

【技术保护点】
1.一种深沟槽功率MOS器件，包括：位于硅片背面的重掺杂P掺杂漏极区（1），位于所述重掺杂P掺杂漏极区（1）上方的轻掺杂P掺杂杂质外延层（2）；位于所述轻掺杂P掺杂杂质外延层（2）上方的N掺杂阱层（3）；位于所述N掺杂阱层（3）并伸入所述轻掺杂P掺杂杂质外延层（2）的沟槽（4）；在所述N掺杂阱层（3）上部且在所述沟槽（4）四周形成具有P掺杂源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）两侧与沟槽（4）内壁之间设有绝缘栅氧化层（5）；所述屏蔽栅导电多晶硅（8）两侧及底部均由屏蔽栅氧化层（9）包围，所述栅极导电多晶硅（7）与屏蔽栅导电多晶硅（8）由导电多晶硅间绝缘介质层（10）隔开；其特征在于：一P掺杂弧形区（14）位于N掺杂阱层（3）上部且位于沟槽（4）周边；所述沟槽（4）顶部淀积有绝缘介质层（11），并在位于栅极导电多晶硅（7）上方和源极区上方的绝缘介质层（11）分别开孔，在孔内设有金属连线（12），分别实现栅极导电多晶硅（7）和源极区电性连接，所述金属连线（12）与绝缘介质层（11）之间设置有一WSi2层（15）。...

【技术特征摘要】
1.一种深沟槽功率MOS器件，包括：位于硅片背面的重掺杂P掺杂漏极区（1），位于所述重掺杂P掺杂漏极区（1）上方的轻掺杂P掺杂杂质外延层（2）；位于所述轻掺杂P掺杂杂质外延层（2）上方的N掺杂阱层（3）；位于所述N掺杂阱层（3）并伸入所述轻掺杂P掺杂杂质外延层（2）的沟槽（4）；在所述N掺杂阱层（3）上部且在所述沟槽（4）四周形成具有P掺杂源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）两侧与沟槽（4）内壁之间设有绝缘栅氧化层（5）；所述屏蔽栅导电多晶硅（8）两侧及底部均由屏蔽栅氧化层（9）包围，所述栅极导电多晶硅（7）与屏蔽栅导电多晶硅（8）由导电多晶硅间绝缘介质层（1...

【专利技术属性】
技术研发人员：黄彦智，陆佳顺，杨洁雯，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：江苏,32