一种具有分段P型埋层的高耐压低比导横向超结功率器件制造技术

本发明专利技术涉及的高耐压低比导的超结功率器件属于半导体功率器件技术领域。本发明专利技术在常规超结结构中引入分段P型埋层，该P型埋层位于漂移区和衬底之间。引入的分段P型埋层辅助耗尽N型漂移区，降低开态时器件的比导通电阻，在关态时调制器件的体内电场分布来提高器件的击穿电压。从源到漏长度渐变的P型埋层可以优化漂移区内的电荷分布，在源端减少漂移区对于超结层的电荷补偿而在漏极一侧增加漂移区对超结层的电荷补偿，实现超结层的电荷平衡。采用本发明专利技术可获得各种性能优良的具有分段P型埋层的高耐压低比导横向超结半导体功率器件。

A high voltage, low specific conductance lateral super junction power device with segmented P buried layer

The invention relates to a super voltage power device with high voltage and low specific conductance, which belongs to the technical field of semiconductor power devices. The invention introduces a segmented P-type buried layer in a conventional superjunction structure, which is located between a drift region and a substrate. The piecewise P-type buried-layer assisted depletion N-type drift region is introduced to reduce the specific on-resistance of the device in the open state and to increase the breakdown voltage of the device by the distribution of the electric field in the modulator in the off-state. The P-type buried layer with a gradual change in length from source to drain can optimize the charge distribution in the drift region, reduce the charge compensation for the super-junction in the drift region at the source end and increase the charge compensation for the super-junction in the drift region at the drain side to realize the charge balance of the super-junction. Various high voltage withstanding transverse superjunction semiconductor power devices with piecewise P-type buried layer can be obtained by adopting the present invention.

【技术实现步骤摘要】
一种具有分段P型埋层的高耐压低比导横向超结功率器件
本专利技术涉及的高耐压低比导新型分段P埋层超结功率器件属于功率半导体器件

技术介绍
功率半导体器件又称为半导体电子电力器件，是电能功率变换中的核心器件。功率器件的设计中主要要求是具有高的击穿电压BV，低的比导通电阻Ron,sp和实现开态与关态之间的快速转换。但是功率MOSFET器件中存在着“硅极限”的问题，即比导通电阻随器件耐压以2.5次方的关系增加，比导通电阻增加会使器件的导通损耗增加，降低器件的性能，这极大地限制了MOSFET功率器件在高压领域的应用。实现器件比导通电阻Ron,sp和耐压BV之间的良好折中，是设计功率器件的主要研究工作。为了能够优化比导通电阻和器件耐压的关系，陈星弼院士提出了超结（SuperJuction，简称SJ）功率器件，超结功率器件以相互交替排列的PN条代替单一掺杂的漂移区。PN条之间相互耗尽，所以超结功率器件的PN条可以做到较高的掺杂浓度实现器件的低比导通电阻。然而超结PN条中的N条不仅仅会与P条相互耗尽，也还会与P型衬底产生耗尽，而且从源到漏耗尽强度增强，这就打破了超结PN条之间微妙的电荷平衡，从而降低了器件的击穿电压。
技术实现思路
本专利技术所要解决的，就是针对上述传统横向超结高压功率器件存在的衬底辅助耗尽问题，提出一种超低比导通电阻的横向高压器件。本专利技术在于通过在超结器件的漂移区和衬底间引入分段P型埋层辅助耗尽漂移区，提高器件的击穿电压，降低器件的比导通电阻，缓解器件的“硅极限”问题。器件在关态时每一个P型埋层都会和漂移区形成反偏的PN结，起到辅助耗尽漂移区的作用，开态时漂移区浓度也会增加从而降低器件的比导通电阻。同时增加的漂移区浓度也会增大漂移区和衬底之间所形成的PN结Emax，使得衬底参与耗尽的范围越大，提高器件的纵向耐压。本专利技术的技术方案为：一种具有分段P型埋层高耐压低比导的超结器件，其元胞结构包括P型衬底1、N型漂移区21、P型体区31、第一N型重掺杂区23、P型重掺杂区32、第二N型重掺杂区24、N型掺杂条22、P型掺杂条33、第一P型埋层34、第二P型埋层35、源极电极51、多晶硅52、栅氧化层41、漏极电极53、衬底电极54；所述P型衬底1上表面设置有N型漂移区21；所述漂移区中设置有P型体区31，其上表面与N型漂移区21部分上表面相接，其下表面与P型衬底1的部分上表面相接；所述P型体区31内部有相互独立的N型重掺杂区23和P型重掺杂区32；所述源极电极51设置在P型重掺杂区32和第二N型重掺杂区23的上表面，其右端部分覆盖于第一N型重掺杂区23，所述栅氧化层41设置P型体区31上表面，其左端部分覆盖第一N型重掺杂区23，其上表面与多晶硅52的下表面接触；所述N型漂移区21中设置有第二N型重掺杂区24，其上表面与N型漂移区21部分上表面相接，其右表面与N型漂移区21部分右表面相接，其上表面设置有漏极电极53；所述N型漂移区21中沿Z正方向交替设置的N型掺杂条22和P型掺杂条33，其左表面都延伸入到P型体区31中，并且与第一N型重掺杂区23相互独立，其右表面与第二N型重掺杂区24相接触，其上表面与N型漂移区21上表面相接，其下表面不与P型衬底1上表面相接触。所述衬底电极54设置在P型衬底1的下表面。作为优选方式，栅氧化层41右端部分覆盖N型掺杂条22和P型掺杂条33上。作为优选方式，N型重掺杂区23在P型重掺杂区32右边，且相接触。作为优选方式，P型重掺杂区32左表面与P型体区31左表面相接，第一N型重掺杂区23与P型重掺杂区32上表面都和P型体区31上表面相接，第一N型重掺杂区23右表面与下表面在P型体区31内，P型重掺杂区32下表面在P型体区31内。作为优选方式，P型衬底1与N型漂移区21之间设有第一P型埋层34和第二P型埋层35。作为优选方式，第一P型埋层34上表面在P型体区31和N型漂移区21内，其下表面设置在P型衬底1中。作为优选方式，第二P型埋层35上表面在N型漂移区21内，其下表面设置在P型衬底1中。作为优选方式，第一P型埋层34的长度大于第二P型埋层35。本专利技术的有益效果为：首先在漂移区21中加入交替掺杂的P条33和N条22，构成超结结构；其次针对超结器件存在的衬底辅助耗尽效应在漂移区21和衬底1之间引入分段P型埋层，靠近源极一侧第一P型埋层长度较大，靠近漏极一侧第二P型埋层长度较短。在关态时，超结层辅助耗尽漂移区，分段P型埋层也会辅助耗尽漂移区和衬底。在开态时，高浓度的漂移区可以提供电子的低阻通道。因为超结可以使用浅结深，本专利技术结构兼容标准的CMOS工艺，在工艺上容易实现。附图说明图1是本专利技术实施例1的一种具有分段P型埋层低比导通电阻的横向超结高压器件结构示意图；图2是本专利技术实施例2中把分段P型埋层分成多段的一种示例结构示意图；图3是本专利技术实施例3中将分段P型埋层改成线性变掺杂P条的一种示例结构示意图；图4是本专利技术实施例4中的将超结放入漂移区体内的一种示例结构示意图；图5是本专利技术实施例5中将超结中的P条换成高K材料的一种示例结构示意图；图6是本专利技术实施例6中令超结层中的N条宽度大于P条的宽度。本文档来自技高网...

【技术保护点】
1.高耐压低比导的分段P型埋层超结器件，其特征在于：其元胞结构包括P型衬底（1）、N型漂移区（21）、P型体区（31）、第一N型重掺杂区（23）、第一P型重掺杂区（32）、第二N型重掺杂区（24）、N型掺杂条（22）、P型掺杂条（33）、源极电极（51）、多晶硅（52）、栅氧化层（41）、漏极电极（53）、衬底电极（54）；所述P型衬底（1）上表面设置N型漂移区（21）；所述N型漂移区（21）中设置有P型体区（31），其上表面与N型漂移区（21）部分上表面相接，其下表面与P型衬底（1）的部分上表面相接；所述P型体区（31）内部设置有N型重掺杂区（23）和P型重掺杂区（32）；所述源极电极（51）设置在P型重掺杂区（32）和第一N型重掺杂区（23）的上表面，其右端覆盖部分的第一N型重掺杂区（23），所述栅氧化层（41）设置在P型体区（31）上表面，其左端覆盖部分的第一N型重掺杂区（23），其上表面与多晶硅（52）的下表面接触；所述N型漂移区（21）中设置有第二N型重掺杂区（24），其上表面与N型漂移区（21）部分上表面相接，其右表面与N型漂移区（21）部分右表面相接，其上表面设置有漏极电极（53）；所述N型漂移区（21）中沿Z轴方向交替设置有N型掺杂条（22）和P型掺杂条（33），其左表面延伸入到P型体区（31）中，并且与第一N型重掺杂区（23）相互独立，其右表面与第二N型重掺杂区（24）相接触，其上表面与N型漂移区（21）上表面相接，其下表面不与P型衬底（1）上表面相接触。...

【技术特征摘要】
1.高耐压低比导的分段P型埋层超结器件，其特征在于：其元胞结构包括P型衬底（1）、N型漂移区（21）、P型体区（31）、第一N型重掺杂区（23）、第一P型重掺杂区（32）、第二N型重掺杂区（24）、N型掺杂条（22）、P型掺杂条（33）、源极电极（51）、多晶硅（52）、栅氧化层（41）、漏极电极（53）、衬底电极（54）；所述P型衬底（1）上表面设置N型漂移区（21）；所述N型漂移区（21）中设置有P型体区（31），其上表面与N型漂移区（21）部分上表面相接，其下表面与P型衬底（1）的部分上表面相接；所述P型体区（31）内部设置有N型重掺杂区（23）和P型重掺杂区（32）；所述源极电极（51）设置在P型重掺杂区（32）和第一N型重掺杂区（23）的上表面，其右端覆盖部分的第一N型重掺杂区（23），所述栅氧化层（41）设置在P型体区（31）上表面，其左端覆盖部分的第一N型重掺杂区（23），其上表面与多晶硅（52）的下表面接触；所述N型漂移区（21）中设置有第二N型重掺杂区（24），其上表面与N型漂移区（21）部分上表面相接，其右表面与N型漂移区（21）部分右表面相接，其上表面设置有漏极电极（53）；所述N型漂移区（21）中沿Z轴方向交替设置有N型掺杂条（22）和P型掺杂条（33），其左表面延伸入到P型体区（31）中，并且与第一N型重掺杂区（23）相互独立，其右表面与第二N型重掺杂区（24）相接触，其上表面与N型漂移区（21...

【专利技术属性】
技术研发人员：吴丽娟，吴怡清，朱琳，黄也，张银艳，雷冰，
申请(专利权)人：长沙理工大学，
类型：发明
国别省市：湖南,43