在垂直功率半导体装置中的源极－栅极区域架构制造方法及图纸

本发明专利技术揭示一种具有到源极及本体区域的经改进接触的垂直漂移金属氧化物半导体VDMOS晶体管及一种制造所述VDMOS晶体管的方法。所述源极区域到相反类型的本体区域中的掩蔽离子植入界定本体接触区域的位置，随后使用毯覆式植入而植入所述本体接触区域。所述源极区域及本体接触区域的表面是硅化物包层，且沉积及平坦化上覆绝缘体层。接触开口经形成穿过所述平坦化绝缘体层，在所述接触开口内形成导电插塞以接触所述金属硅化物及因此所述装置的所述源极及本体区域。金属导体整体经形成到所要厚度且接触所述导电插塞以将偏置提供到所述源极及本体区域。

【技术实现步骤摘要】
【国外来华专利技术】在垂直功率半导体装置中的源极－栅极区域架构
技术介绍
本专利技术涉及半导体功率装置的领域。所揭示的实施例涉及垂直功率晶体管的表面结构。如所属领域中已知，半导体功率切换装置理想地能够凭借最小切换时间及最小切换功率消耗在接通状态中时以最小电压降传导大电流而在关断状态中时以最小电流传导阻挡大反向电压。还寻求制造良率的改进及制造成本的减小。通过装置架构的创新而非如在低功率半导体装置(例如数字逻辑及存储器装置)的情况中那样通过装置特征大小的缩小而在现代功率晶体管中作出朝向这些理想属性的极大进展。现在在许多功率应用中广泛使用垂直功率装置。这些装置在通过装置表面与其衬底之间的漂移区域垂直地传导电流的意义上是垂直的。此漂移区域的长度在关断状态中可吸收大耗尽区域且因此建立高反向击穿电压，这实现高电压操作。熟知类型的垂直功率装置包含垂直漂移金属氧化物半导体(VDMOS)场效晶体管、绝缘栅极双极性晶体管(IGBT)与闸控功率二极管，其全部包含足以支持所要高击穿电压的漂移区域。VDMOS装置由于其快速切换速度而变得尤其有吸引力，且因而尤其适合于实施于切换模式的电力供应器中。图1a以横截面说明常规n沟道垂直漂移MOS晶体管的构造的实例。图1a的VDMOS2具有在n+衬底4处的漏极端子及由n型外延层6提供的漂移区域，所述漂移区域上覆于衬底4且延伸到装置的表面，如所展示。在n型外延层6的表面处的p型本体区域8充当VDMOS本体区域，在所述本体区域内的一或多个n+区域10充当VDMOS2的源极。栅极电介质11与栅极电极12上覆于p型本体区域8在源极区域10与n型外延层6处的漏极之间的部分。将偏置施加到n+源极区域10及p型本体区域8(通常在p+接触区域处，未展示)，使得VDMOS2的本体节点被偏置在源极电势下。其它导体(未展示)接触栅极电极12及衬底4以分别提供栅极偏置及漏极偏置。如在任何n沟道MOS晶体管中，通过在栅极电极12处的超过晶体管阈值电压的电压结合足够漏极到源极偏置而将垂直功率VDMOS2偏置到接通状态中。在典型功率应用中的漏极到源极偏置通常非常高(例如，高达从几百到高于一千伏特)。如图1a中展示，接通状态的源极-漏极电流Ids自源极区域10沿着p型本体区域8的本体区域中的反转层横向传导且垂直通过外延层6到晶体管漏极处的衬底4中。VDMOS2的接通电阻包含p型本体区域8中的沟道电阻Rch，但由于n型外延层6的厚度及相对轻掺杂剂浓度，所述接通电阻通常由n型外延层6的电阻Repi主导。虽然外延层6的掺杂浓度的增加将减小电阻Repi且因此减小VDMOS2的总体接通电阻，但VDMOS2的击穿电压与其n型外延层6的厚度(即，VDMOS“漂移”长度)直接相关且与更轻度掺杂的外延层6的掺杂剂浓度逆相关。由于典型VDMOS装置在关断状态中必须耐受高漏极到源极电压(例如，大约几百伏特)，因此需要接通电阻与关断状态的击穿电压之间的折衷。也如所属领域中已知，“超级结”VDMOS晶体管解决此折衷。图1b也针对n沟道装置的情况说明此常规超级结VDMOS2’的实例。就表面结构(p型本体区域8、n+源极区域10、栅极电极12等)来说，超级结VDMOS2’与图1a的非超级结VDMOS2类似地构造。然而，与图1a的非超级结VDMOS2相比，超级结VDMOS2’的外延区域填充有形成到外延层6’中的p型掺杂“柱”9。例如可在外延层6’硅的形成期间在其中在层6’的部分的外延之后执行p型柱植入的多步骤外延工艺中通过离子植入构造这些p型柱9，使得每一柱9形成为若干垂直对准片段。p型本体区域8及n+源极区域10通常与栅极电极12自对准，其中p型本体区域8通常在n+源极植入之前植入，且接收专用驱入退火以便在栅极电极12下方比其对应n+源极区域10更远地延伸，其中p型本体区域8通常稍微延伸到n型外延区域的表面区域中。p型本体区域8的掺杂剂浓度是针对所要MOSFET特性(例如阈值电压及穿通)优化，而p型柱9的掺杂剂浓度是针对关断状态中的电荷平衡优化且通常将比本体区域8更轻度地掺杂。在接通状态中，VDMOS2’以相同于上文针对非超级结VDMOS2描述的方式传导源极-漏极电流Ids，在此情况中电流经传导通过由n型外延层6’在p型柱9之间的部分呈现的n型漂移区域。然而，在关断状态中，p型柱9及外延层6’的n型漂移区域在典型高漏极到源极电压下本质上将完全耗尽，在此情况下，延伸深入到结构中的柱9的额外p型材料导致对应量的电荷也从n型外延层6’耗尽以便获得电荷平衡。根据此超级结构造在关断状态中源自柱9的此额外电荷消除使外延层6’能够具有更高掺杂剂浓度及因此更低接通状态电阻Repi而并未不利地影响关断状态中的击穿电压。图1a及1b的常规VDMOS装置中的栅极电极是平面结构，其安置于半导体的表面附近且上覆于栅极电介质层。相比之下，一些常规超级结及非超级结VDMOS装置经构造具有沟槽栅极电极。如所属领域中已知，沟槽栅极装置的栅极电极以通过栅极电介质与周围半导体绝缘的方式安置于蚀刻到装置的表面中的沟槽内。沟槽栅极VDMOS装置的沟道区域经垂直定向，此垂直定向通过所述沟道区域的源极-漏极电流。图2a针对平面栅极电极情况以横截面说明到图1b的常规VDMOS装置2’的源极及本体区域的偏置连接的物理结构。非超级结装置(例如图1a的VDMOS装置2)通常具有类似偏置连接结构。在图2的实例中，通过实现为上覆在栅极电极12上方的绝缘体层13的单个金属层级金属导体的源极金属14进行到n+源极区域10及本体区域8的偏置连接。如所属领域中已知，侧壁绝缘体可沿着栅极电极12的边缘存在。接触开口经蚀刻穿过绝缘体层13，在所述接触开口处源极金属14接触源极区域10及本体区域8。如在垂直功率集成电路的技术中为常规的，VDMOS装置2’的多个晶体管结构并联连接，其中衬底4充当用于全部晶体管结构的漏极，且其中源极金属14针对全部结构并联连接本体区域8及源极区域10。在俯视(即，平面)图中，源极金属14可因此呈现为在VDMOS装置2’的作用区域上方的单个连续片。由VDMOS装置2’传导的大源极/漏极电流需要源极金属14的厚度Tmet显著厚于低电压模拟及逻辑集成电路中的金属导体。举例来说，大约几微米(例如，2到10μm)的源极金属厚度在现代垂直功率装置中是常见的。在图2a的常规源极-栅极架构中，以相对于栅极电极12自行对准的方式植入源极区域10，如上文中提及。因此，为了在此常规构造中在源极金属14与p型本体区域8之间进行接触，穿过绝缘体13的接触开口经过蚀刻到下伏外延硅中，其中所述蚀刻延伸到完全穿过源极区域10且到下伏本体区域8中的深度Dct，如图2a中展示。由于到单晶硅中的此蚀刻，经沉积源极金属14将与源极区域10及还与本体区域8物理接触。此常规源极-栅极架构呈现对垂直功率装置的性能及可扩缩性的限制。一个此限制是存在于栅极电极12与源极金属14之间的寄生栅极到源极电容。如所属领域中已知，MOS晶体管中的栅极到源极电容可限制装置的切换速度，且因而应最小化到可行程度。参考图2b中展示的VDMOS2’的细节视图，寄生栅极到源极电容Cgs存在于栅极电极12的顶表面及侧边缘两者处。VDMOS2’的栅极到源极电容Cgs与栅极电极本文档来自技高网...

【技术保护点】
1.一种集成电路，其包括：第一导电类型的半导体衬底；所述第一导电类型的外延层，其上覆于所述衬底，所述外延层具有比所述衬底更轻的掺杂剂浓度；多个栅极电极，其安置于所述外延层的表面附近且彼此隔开；第二导电类型的多个本体区域，其在栅极电极之间的位置处安置到所述外延层的所述表面中；在每一本体区域内，所述第一导电的第一源极区域及第二源极区域安置于所述本体区域的表面处；在每一经掺杂本体区域内，所述第二导电类型的本体接触区域安置于所述第一源极区域与所述第二源极区域之间的所述表面处；金属硅化物包层，其在每一本体区域的所述第一源极区域及所述第二源极区域的至少一部分及所述本体接触区域的表面处；绝缘层，其上覆于所述栅极电极且具有平坦化表面；多个导电插塞，其通过所述绝缘层中的接触开口接触所述金属硅化物包层；及金属导体，其安置于所述绝缘层上方且与所述多个导电插塞接触。

【技术特征摘要】
【国外来华专利技术】2015.10.01 US 62/236,0091.一种集成电路，其包括：第一导电类型的半导体衬底；所述第一导电类型的外延层，其上覆于所述衬底，所述外延层具有比所述衬底更轻的掺杂剂浓度；多个栅极电极，其安置于所述外延层的表面附近且彼此隔开；第二导电类型的多个本体区域，其在栅极电极之间的位置处安置到所述外延层的所述表面中；在每一本体区域内，所述第一导电的第一源极区域及第二源极区域安置于所述本体区域的表面处；在每一经掺杂本体区域内，所述第二导电类型的本体接触区域安置于所述第一源极区域与所述第二源极区域之间的所述表面处；金属硅化物包层，其在每一本体区域的所述第一源极区域及所述第二源极区域的至少一部分及所述本体接触区域的表面处；绝缘层，其上覆于所述栅极电极且具有平坦化表面；多个导电插塞，其通过所述绝缘层中的接触开口接触所述金属硅化物包层；及金属导体，其安置于所述绝缘层上方且与所述多个导电插塞接触。2.根据权利要求1所述的集成电路，其进一步包括：所述第二导电类型的多个柱，其各自形成到所述外延层中下伏于所述本体区域中的一者的位置处且与所述本体区域中的一者接触。3.根据权利要求1所述的集成电路，其中所述第一源极区域及所述第二源极区域各自具有相对于所述栅极电极中的一者自对准的边缘。4.根据权利要求1所述的集成电路，其进一步包括：栅极电介质层，其安置于每一栅极电极与所述外延层的所述表面之间；侧壁绝缘体元件，其沿着每一栅极电极的每一侧安置。5.根据权利要求1所述的集成电路，其中所述导电插塞包括：一或多个势垒金属层，其沿着所述接触开口的侧及底部安置；及金属插塞，其经安置邻近所述势垒金属。6.根据权利要求5所述的集成电路，其中所述势垒金属包括钛且所述金属插塞包括钨。7.根据权利要求1所述的集成电路，其中所述金属硅化物包层还安置于每一栅极电极的表面处。8.根据权利要求7所述的集成电路，其进一步包括：侧壁绝缘体元件，其沿着每一栅极电极的每一侧安置。9.根据权利要求8所述的集成电路，其进一步包括：局部互连件，其安置于所述侧壁绝缘体元件的表面上且在安置于所述栅极电极处的所述金属硅化物包层与安置于所述第一源极区域及所述第二源极区域的至少一部分及所述本体接触区域的所述表面处的所述金属硅化物包层之间形成电接触。10.一种制造垂直功率装置的方法，其包括：在第一导电类型的半导体的表面附近形成彼此隔开的多个栅极电极；在所述表面处形成第二导电类型的多个本体区域，所述多个本体区域通过下伏于所述栅极电极的表面的位置彼此隔开；将所述第一导电类型的第一源极区域及第二源极区域形成到每一本体区域中；将所述第一源极区域与所述第二源极区域之间的位置处的所述第二导电类型的本体接触区域形成到每一本体区域中；沉积与所述源极区域及本体接触区域接触的金属；接着加热所述金属以在所述源极区域及本体接触区域的表面处形成金属硅化物；整体沉积绝缘体材料；平坦化所述绝缘体材料；形成穿过所述平坦化绝缘体材料的接触开口；在所述接触开口中形成多个导电插塞使其与所述源极区域及本体接触区域的所述表面处的所述金属硅化物电接触；及接着形成与所述多个导电插塞电接触的金属导体。11.根据权利要求10所述的方法，其中形成所述第一源极区域及所述第二源极区域的所述步骤包括：掩蔽每一本体区域在邻近栅极电极之间的位置处的部分以暴露在所述经掩蔽部分的相对侧上的表面位置；及将所述第一导电类型的掺杂剂植入到所述本体区域的所述暴露表面位置中。12.根据权利要求11所述的方法，其中形成所述本体接触区域的所述步骤包括：在植入所述第一导电类型的掺杂剂的所述步骤之后，将所述第二导电类型的掺杂剂植入到所述...

【专利技术属性】
技术研发人员：T·E·哈林顿，
申请(专利权)人：D三半导体有限公司，
类型：发明
国别省市：美国,US