半导体器件制造技术

本公开提供了半导体器件。一种半导体器件包括第一鳍型图案，该第一鳍型图案包括在第一方向上延伸的第一长侧和在第二方向上延伸的第一短侧。第二鳍型图案基本上平行于第一鳍型图案布置。第一栅电极交叉第一鳍型图案和第二鳍型图案。第二鳍型图案包括突出超过第一鳍型图案的第一短侧的突出部分。第一栅电极与包括第一鳍型图案的第一短侧的第一鳍型图案的端部分重叠。限定第一鳍型图案的第一短侧的第一鳍型图案的第一侧壁的至少部分由具有第一深度的第一沟槽限定。第一沟槽直接邻接具有更大的第二深度的第二沟槽。

【技术实现步骤摘要】
半导体器件
本公开涉及一种半导体器件以及制造该半导体器件的方法。
技术介绍
作为用于提高半导体器件的集成度的按比例缩小技术，已经提出了多栅极晶体管，其中鳍形硅主体形成在基板上而栅极形成在硅主体的表面上。多栅极晶体管使用允许更大或更小适配(adaptation)的按比例缩小的三维(3D)沟道。此外，这样的配置允许多栅极晶体管的增强的电流控制，而不需要增大多栅极晶体管的栅极长度。此外，如本领域技术人员所知晓的短沟道效应(SCE)(其是沟道区的电势受漏极电压影响的现象)能够被有效地抑制。
技术实现思路
本公开的实施方式提供一种半导体器件，在该半导体器件中浅沟槽形成在锥形鳍型图案(taperedfin-typepattern)与有源区之间的边界处从而改善操作性能和可靠性。本公开的实施方式提供一种制造半导体器件的方法，在该半导体器件中浅沟槽形成在锥形鳍型图案与有源区之间的边界处从而改善操作性能和可靠性。然而，本公开的实施方式不限于这里阐述的那些。通过参照以下给出的本公开的详细描述，本公开的以上和其它的实施方式将对于本公开所属的领域内的普通技术人员来说变得更加明显。根据本公开的一实施方式，半导体器件包括：第一鳍型图案，包括在第一方向上延伸的第一长侧以及在不同于第一方向的第二方向上延伸的第一短侧；第二鳍型图案，平行于第一鳍型图案布置并包括第二长侧，该第二长侧在第一方向上延伸并与第一鳍型图案的第一长侧相对；以及第一栅电极，交叉第一鳍型图案和第二鳍型图案，其中第二鳍型图案包括在第一方向上突出超过第一鳍型图案的第一短侧的突出部分，第一栅电极与包括第一鳍型图案的第一短侧的第一鳍型图案的端部分重叠，限定第一鳍型图案的第一短侧的第一鳍型图案的第一侧壁的至少部分由具有第一深度的第一沟槽限定，第一沟槽直接邻接具有大于第一深度的第二深度的第二沟槽。根据本公开的前述和其它的实施方式，半导体器件包括：第一鳍型图案，包括在第一方向上延伸的第一长侧以及在不同于第一方向的第二方向上延伸的第一短侧；第二鳍型图案，平行于第一鳍型图案布置并包括第二长侧，第二长侧在第一方向上延伸并与第一鳍型图案的第一长侧相对；以及场绝缘膜，围绕第一鳍型图案的部分和第二鳍型图案的部分，其中第二鳍型图案包括在第一方向上突出超过第一鳍型图案的第一短侧的突出部分，限定第一鳍型图案的第一短侧的第一鳍型图案的侧壁由具有第一深度的第一沟槽的侧壁限定，第一沟槽的所述侧壁连接到具有第二深度的第二沟槽的侧壁，第二深度大于第一深度，并且相对于第一鳍型图案的顶表面，第一沟槽的所述侧壁和第二沟槽的所述侧壁在该处连接的位置定位得低于场绝缘膜的顶表面。根据本公开的前述和其它的实施方式，半导体器件包括：有源区，由具有第一深度的第一沟槽限定；第一鳍型图案，形成在有源区中并包括第一长侧和第一短侧，第一长侧在第一方向上延伸，第一短侧在不同于第一方向的第二方向上延伸；第二鳍型图案，形成在有源区中，平行于第一鳍型图案布置，并包括第二长侧，第二长侧在第一方向上延伸并与第一鳍型图案的第一长侧相对；场绝缘膜，围绕第一鳍型图案的部分和第二鳍型图案的部分；以及栅电极，交叉第一鳍型图案和第二鳍型图案，其中第二鳍型图案包括在第一方向上突出超过第一鳍型图案的第一短侧的突出部分，栅电极交叠包括第一鳍型图案的第一短侧的第一鳍型图案的端部分，第一鳍型图案的第一长侧和第二鳍型图案的第二长侧由具有第二深度的第二沟槽限定，第二深度小于第一深度，限定第一鳍型图案的第一短侧的第一鳍型图案的侧壁的至少部分由具有第三深度的第三沟槽限定，第三沟槽的侧壁连接到第一沟槽的侧壁，第三深度小于第一深度并与第二深度相同或小于第二深度。根据本公开的上述和其它的实施方式，制造半导体器件的方法包括：在基板上形成在第一方向上延伸并沿着不同于第一方向的第二方向布置的第一鳍掩模图案和第二鳍掩模图案；通过去除第一鳍掩模图案的部分，形成具有在第二方向上延伸的短侧的锥形鳍掩模图案，其中第二鳍掩模图案包括在第一方向上突出超过锥形鳍掩模图案的短侧的突出部分；使用锥形鳍掩模图案形成第一初始鳍型图案以及使用第二鳍掩模图案形成第二初始鳍型图案，其中第一初始鳍型图案的短侧由具有第一深度的第一沟槽限定；形成与第一沟槽的部分以及第一初始鳍型图案和第二初始鳍型图案重叠的有源区掩模图案；以及使用有源区掩模图案形成具有第二深度的第二沟槽，该第二深度大于第一深度，其中形成第二沟槽包括蚀刻第二初始鳍型图案的部分和第一初始鳍型图案的部分。根据本公开的上述和其它的实施方式，制造半导体器件的方法包括：在基板上形成在第一方向上延伸并沿着不同于第一方向的第二方向布置的第一鳍掩模图案和第二鳍掩模图案；通过去除第一鳍掩模图案的部分，形成具有在第二方向上延伸的短侧的锥形鳍掩模图案，其中第二鳍掩模图案包括在第一方向上突出超过锥形鳍掩模图案的短侧的突出部分；使用锥形鳍掩模图案形成第一初始鳍型图案以及使用第二鳍掩模图案形成第二初始鳍型图案，其中第一初始鳍型图案的短侧由具有第一深度的第一沟槽限定；形成与第一沟槽的部分以及第一初始鳍型图案和第二初始鳍型图案重叠的有源区掩模图案；以及使用有源区掩模图案形成具有第二深度的第二沟槽，该第二深度大于第一深度，其中形成第二沟槽包括蚀刻第二初始鳍型图案的部分。其它特征和实施方式可以从以下的详细描述、附图和权利要求变得明显。附图说明本专利技术构思的这些和/或其它的方面和优点将从以下描述变得明显并更易于理解，以下描述结合参考附图进行从而详细描述本专利技术构思的示例实施方式，附图中：图1是描绘根据本公开的一些实施方式的半导体器件的布局图；图2至图5分别是沿着图1的线A-A、B-B、C-C和D-D截取的截面图；图6至图8是描绘根据本公开的一些实施方式的半导体器件的截面图；图9A和图9B是描绘根据本公开的一些实施方式的半导体器件的截面图；图10是描绘根据本公开的一些实施方式的半导体器件的布局图；图11是沿着图10的线A-A截取的截面图；图12至图14是描绘根据本公开的一些实施方式的半导体器件的截面图；图15和图16是描绘根据本公开的一些实施方式的半导体器件的截面图；图17是描绘根据本公开的一些实施方式的半导体器件的布局图；图18是沿着图17的线E-E截取的截面图；图19是描绘根据本公开的一些实施方式的半导体器件的截面图；图20是描绘根据本公开的一些实施方式的半导体器件的布局图；图21是沿着图20的线F-F截取的截面图；图22是描绘根据本公开的一些实施方式的半导体器件的布局图；图23是描绘根据本公开的一些实施方式的半导体器件的布局图；图24是沿着图23的线F-F截取的截面图；图25是描绘根据本公开的一些实施方式的半导体器件的布局图；图26是沿着图25的线A-A截取的截面图；图27是描绘根据本公开的一些实施方式的半导体器件的布局图；以及图28至图35是描绘根据本公开的一些实施方式的制造半导体器件的方法的视图。具体实施方式图1是描绘根据本公开的一些实施方式的半导体器件的布局图。图2至图5是分别沿着图1的线A-A、B-B、C-C和D-D截取的截面图。参照图1至图5，半导体器件可以包括第一锥形鳍型图案110、至少一个第一正常鳍型图案210、多个正常栅电极120、至少第一、第二和第三末端栅电极160_1、本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：第一鳍型图案，包括第一长侧和第一短侧，其中所述第一长侧在第一方向上延伸，其中所述第一短侧在与所述第一方向不同的第二方向上延伸；第二鳍型图案，平行于所述第一鳍型图案布置，包括第二长侧，其中所述第二长侧在所述第一方向上延伸并与所述第一鳍型图案的所述第一长侧相对；以及第一栅电极，交叉所述第一鳍型图案和所述第二鳍型图案；其中所述第二鳍型图案包括在所述第一方向上突出超过所述第一鳍型图案的所述第一短侧的突出部分，其中所述第一栅电极与包括所述第一鳍型图案的所述第一短侧的所述第一鳍型图案的端部分重叠，其中限定所述第一鳍型图案的所述第一短侧的所述第一鳍型图案的第一侧壁的至少部分由具有第一深度的第一沟槽限定，并且其中所述第一沟槽直接邻接具有大于所述第一深度的第二深度的第二沟槽。

【技术特征摘要】
2017.04.03 KR 10-2017-00432071.一种半导体器件，包括：第一鳍型图案，包括第一长侧和第一短侧，其中所述第一长侧在第一方向上延伸，其中所述第一短侧在与所述第一方向不同的第二方向上延伸；第二鳍型图案，平行于所述第一鳍型图案布置，包括第二长侧，其中所述第二长侧在所述第一方向上延伸并与所述第一鳍型图案的所述第一长侧相对；以及第一栅电极，交叉所述第一鳍型图案和所述第二鳍型图案；其中所述第二鳍型图案包括在所述第一方向上突出超过所述第一鳍型图案的所述第一短侧的突出部分，其中所述第一栅电极与包括所述第一鳍型图案的所述第一短侧的所述第一鳍型图案的端部分重叠，其中限定所述第一鳍型图案的所述第一短侧的所述第一鳍型图案的第一侧壁的至少部分由具有第一深度的第一沟槽限定，并且其中所述第一沟槽直接邻接具有大于所述第一深度的第二深度的第二沟槽。2.根据权利要求1所述的半导体器件，其中所述第一鳍型图案的所述第一长侧和所述第二鳍型图案的所述第二长侧由具有第三深度的第三沟槽限定，并且所述第三深度大于所述第一深度或与所述第一深度相同并且小于所述第二深度。3.根据权利要求1所述的半导体器件，其中所述第一沟槽的侧壁直接连接到所述第二沟槽的侧壁。4.根据权利要求1所述的半导体器件，还包括：连接部分，连接所述第一沟槽的侧壁和所述第二沟槽的侧壁。5.根据权利要求1所述的半导体器件，还包括：场绝缘膜，部分地填充所述第一沟槽和所述第二沟槽，其中从所述第一鳍型图案的顶表面到所述场绝缘膜的顶表面的距离小于所述第二沟槽的所述第二深度。6.根据权利要求1所述的半导体器件，还包括：第三鳍型图案，包括第三长侧和第二短侧，其中所述第三长侧与所述第一长侧相对，其中所述第二短侧在所述第二方向上延伸，其中所述第一鳍型图案位于所述第二鳍型图案和所述第三鳍型图案之间，其中所述第二鳍型图案包括在所述第一方向上突出超过所述第三鳍型图案的所述第二短侧的第二突出部分，并且其中所述第一栅电极与包括所述第三鳍型图案的所述第二短侧的所述第三鳍型图案的端部分重叠。7.根据权利要求6所述的半导体器件，其中限定所述第三鳍型图案的所述第二短侧的所述第三鳍型图案的侧壁由所述第二沟槽限定。8.根据权利要求6所述的半导体器件，其中限定所述第三鳍型图案的所述第二短侧的所述第三鳍型图案的侧壁的至少部分由所述第一沟槽限定。9.根据权利要求1所述的半导体器件，其中所述第一鳍型图案包括与所述第一短侧相反的第二短侧，限定所述第一鳍型图案的所述第二短侧的所述第一鳍型图案的第二侧壁的至少部分由具有第三深度的第三沟槽限定，所述第三深度与所述第一深度相同，并且所述第三沟槽直接邻接所述第二沟槽。10.根据权利要求9所述的半导体器件，还包括：第一连接部分，连接所述第一沟槽的侧壁和所述第二沟槽的侧壁；以及第二连接部分，连接所述第三沟槽的侧壁和所述第二沟槽的所述侧壁，其中所述第一连接部分在所述第一方向上的宽度小于所述第二连接部分在所述第一方向上的宽度。11.根据权利要求1所述的半导体器件，其中所述第一鳍型图案包括第二短侧，其中所述第二短侧与所述第一短侧相反，并且限定所述第一鳍型图案的所述第二短侧的所述第一鳍型图案的第二侧壁由所述第二沟槽限定。12.根据权利要求1所述的半导体器件，还包括：第三鳍型图案，包括第三长侧和第二短侧，其中所述第三长侧在所述第一方向上延伸，其中所述第二短侧在所述第二方向上延伸，其中所述第三鳍型图案的所述第二短侧与所述第一鳍型图案的所述第一短侧相...

【专利技术属性】
技术研发人员：姜明昊，金庆燮，金贞林，李载明，吴兴锡，林莲花，全众源，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR