半导体存储装置以及其制作方法制造方法及图纸

本发明专利技术公开一种半导体存储装置以及其制作方法。在具有多个主动区的半导体基底上形成多个存储节点接触，各存储节点接触与多个主动区中的至少一个接触，各存储节点接触具有一凹陷上表面，凹陷上表面的最高点与最低点之间于一垂直方向上具有一第一距离，凹陷上表面的最高点与存储节点接触的一底面于垂直方向上具有一第二距离，且第一距离与第二距离的比值介于30％至70％之间。通过具有凹陷上表面的存储节点接触，可降低形成于存储节点接触上的其他导电结构与存储节点接触之间的接触阻抗，由此改善半导体存储装置的电性操作状况。

Semiconductor storage devices and their fabrication methods

The invention discloses a semiconductor storage device and a manufacturing method thereof. A plurality of storage node contacts are formed on a semiconductor substrate with a plurality of active regions, and each storage node contacts at least one contact with a plurality of active regions. The storage nodes contact a concave upper surface, and the highest point and the lowest point on the upper surface have a first distance in a vertical direction, and the upper surface is concave. The highest point in contact with the storage node has a second distance in the vertical direction, and the ratio between the first distance and the second distance is between 30% and 70%. Through contact with the storage node with the upper surface of the depression, the contact impedance between the other conductive structures formed on the contact of the storage node and the contact of the storage node can be reduced, thereby improving the electrical operation status of the semiconductor storage device.

【技术实现步骤摘要】
半导体存储装置以及其制作方法
本专利技术涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有存储节点接触的半导体存储装置以及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor，MOS)晶体管与一电容(capacitor)串联组成。因应产品需求，阵列区中的存储单元密度需持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，当与存储单元中的部件电连接的接触结构因存储单元密度提升而造成其尺寸需相对变小时，欲与接触结构接触以形成电连接的其他导电结构与接触结构形成的接触面积也相对变小，进而造成两者之间的接触阻抗升高，对于存储单元的操作与效能均有负面的影响。
技术实现思路
本专利技术提供了一种半导体存储装置以及其制作方法，利用形成具有凹陷上表面的存储节点接触来增加存储节点接触与其他形成于存储节点接触上的导电结构之间的接触面积，由此降低导电结构与存储节点接触之间的接触阻抗，进而改善半导体存储装置的电性操作状况。本专利技术的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底，半导体基底包括多个主动区。在半导体基底上形成多个存储节点接触。各存储节点接触与多个主动区中的至少一个接触，且各存储节点接触具有一凹陷上表面。凹陷上表面的最高点与最低点之间在一垂直于半导体基底的垂直方向上具有一第一距离，凹陷上表面的最高点与存储节点接触的一底面于垂直方向上具有一第二距离，且第一距离与第二距离的比值介于30％至70％之间。本专利技术的一实施例提供一种半导体存储装置，包括一半导体基底以及多个存储节点接触。半导体基底包括多个主动区。存储节点接触设置于半导体基底上，各存储节点接触与多个主动区中的至少一个接触，且各存储节点接触具有一凹陷上表面。凹陷上表面的最高点与最低点之间于一垂直于半导体基底的垂直方向上具有一第一距离，凹陷上表面的最高点与存储节点接触的一底面于垂直方向上具有一第二距离，且第一距离与第二距离的比值介于30％至70％之间。附图说明图1至图为本专利技术的一实施例的半导体存储装置的制作方法示意图，其中图2为图1之后的状况示意图；图3为图2之后的状况示意图；图4为图3之后的状况示意图；图5为图4之后的状况示意图；图6为图5之后的状况示意图；图7为图6之后的状况示意图。主要元件符号说明10半导体基底11浅沟槽隔离12主动区20位线结构21接触插塞22阻障层23低电阻层24盖层31间隙子32介电层40B底面40S存储节点接触40T凹陷上表面41第一导电层41T表面42第二导电层50金属层50S金属硅化物层60接触结构91第一沉积制作工艺92第二沉积制作工艺99回蚀刻制作工艺100半导体存储装置D1第一距离D2第二距离P1最高点P2最低点R1凹槽R2凹陷Z垂直方向具体实施方式请参阅图1至图7。图1至图7为本专利技术的一实施例的半导体存储装置的制作方法示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1所示，提供一半导体基底10，且半导体基底10包括多个主动区12。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。浅沟槽隔离11形成于半导体基底10中而定义出多个主动区12。浅沟槽隔离11可利用蚀刻方式于半导体基底10中形成多个沟槽，再于沟槽中填入绝缘材料例如氧化硅或氮氧化硅等而形成，但并不以此为限。在一些实施例中，也可视需要使用其他适合的方式形成浅沟槽隔离11。此外，半导体基底10中可形成多条字符线(wordline，未绘示)，例如埋入式字符线(buriedwordline)，但并不以此为限。接着，如图4所示，在半导体基底10上形成多个存储节点接触40S，各存储节点接触40S与多个主动区12中的至少一个接触，各存储节点接触40S具有一凹陷上表面40T，凹陷上表面40T的最高点P1与最低点P2之间在一垂直于半导体基底10的垂直方向Z上具有一第一距离D1，凹陷上表面40T的最高点P1与存储节点接触40S的一底面40B于垂直方向Z上具有一第二距离D2，且第一距离D1与第二距离D2的比值(D1/D2)介于30％至70％之间，由此增加各存储节点接触40S的上表面的表面积并降低之后形成于存储节点接触40S上的其他导电结构与存储节点接触40S之间的接触阻抗，进而可改善半导体存储装置的电性操作状况。本实施例的存储节点接触40C的形成方法可包括但并不限于下列步骤。首先，如图1所示，在半导体基底10上形成多个凹槽R1，各凹槽R1与多个主动区12中的一个对应且暴露出对应的主动区12。更进一步说明，本实施例的制作方法可还包括于半导体基底10上形成多个位线结构20，各位线结构20与多个主动区中的至少一个对应，且至少部分的凹槽R1形成于多个位线结构20之间。各位线结构20可与对应的主动区12接触，而各位线结构20可包括于垂直方向Z上依序堆叠的一接触插塞21、一阻障层22、一低电阻层23以及一盖层24。接触插塞21可包括含硅的导电材料例如多晶硅或非晶硅，阻障层22可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料，低电阻层23可包括电阻率相对较低的材料例如铝、钨、铜、钛铝合金或其他适合的低电阻导电材料，而盖层24可包括绝缘材料例如氮化硅，但并不以此为限。此外，可于接触插塞21、阻障层22、低电阻层23以及盖层24的侧壁上形成一间隙子31，而于多个位线结构20形成一介电层32。介电层32覆盖主动区12，而凹槽R1贯穿介电层32而暴露出对应的主动区12。介电层32可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的介电材料，但并不以此为限。接着，如图1与图2所示，在半导体基底10上形成一第一导电层41，第一导电层41至少部分填入各凹槽R1中，且各凹槽R1未被第一导电层41填满。在一些实施例中，第一导电层41可以一第一沉积制作工艺91形成，第一沉积制作工艺91可包括化学气相沉积(chemicalvapordeposition，CVD)制作工艺、物理气相沉积(physicalvapordeposition，PVD)制作工艺或其他适合的沉积制作工艺。通过控制第一沉积制作工艺91的制作工艺参数，可使得第一导电层41未完全填满各凹槽R1，且使得各凹槽R1中的第一导电层41的表面41T具有一中央向下的凹陷R2。此外，第一导电层41可包括一含硅导电层例如非晶硅层、多晶硅层或其他适合的非硅导电层。然后，如图2与图3所示，在第一导电层41上形成一第二导电层42，第二导电层42至少部分填入各凹槽R1中，且至少部分的第二导电层42形成于凹陷R2中。换句话说，形成于各凹槽R1中的第二导电层42于一水平方向上被第一导电层41围绕，而在本实施例中，各凹槽R1可被第一导电层41以及第二导电层42填满，但并不以此为限。在本专利技术的一些实施例中，各凹槽R1本文档来自技高网...

【技术保护点】
1.一种半导体存储装置的制作方法，包括：提供一半导体基底，其中该半导体基底包括多个主动区；以及在该半导体基底上形成多个存储节点接触，其中各该存储节点接触与该多个主动区中的至少一个接触，各该存储节点接触具有一凹陷上表面，该凹陷上表面的最高点与最低点之间在一垂直于该半导体基底的垂直方向上具有一第一距离，该凹陷上表面的该最高点与该存储节点接触的一底面于该垂直方向上具有一第二距离，且该第一距离与该第二距离的比值介于30％至70％之间。

【技术特征摘要】
1.一种半导体存储装置的制作方法，包括：提供一半导体基底，其中该半导体基底包括多个主动区；以及在该半导体基底上形成多个存储节点接触，其中各该存储节点接触与该多个主动区中的至少一个接触，各该存储节点接触具有一凹陷上表面，该凹陷上表面的最高点与最低点之间在一垂直于该半导体基底的垂直方向上具有一第一距离，该凹陷上表面的该最高点与该存储节点接触的一底面于该垂直方向上具有一第二距离，且该第一距离与该第二距离的比值介于30％至70％之间。2.如权利要求1所述的半导体存储装置的制作方法，其中形成该多个存储节点接触的步骤包括：在该半导体基底上形成多个凹槽，其中各该凹槽与该多个主动区中的一个对应且暴露出对应的该主动区；在该半导体基底上形成一第一导电层，其中该第一导电层至少部分填入该多个凹槽中，且各该凹槽未被该第一导电层填满；在该第一导电层上形成一第二导电层，其中该第二导电层至少部分填入该多个凹槽中；以及对该第一导电层以及该第二导电层进行一回蚀刻制作工艺，用以于该多个凹槽中形成该多个存储节点接触，其中该回蚀刻制作工艺对该第二导电层的蚀刻速率大于对该第一导电层的蚀刻速率。3.如权利要求2所述的半导体存储装置的制作方法，其中各该凹槽中的该第一导电层的表面具有一中央向下的凹陷，且至少部分的该第二导电层形成于该凹陷中。4.如权利要求2所述的半导体存储装置的制作方法，其中该第一导电层的密度大于该第二导电层的密度。5.如权利要求2所述的半导体存储装置的制作方法，其中该第一导电层的电阻率小于该第二导电层的电阻率。6.如权利要求2所述的半导体存储装置的制作方法，其中该第一导电层的材料与该第二导电层的材料相同。7.如权利要求6所述的半导体存储装置的制作方法，其中该第一导电层以一第一沉积制作工艺形成，该第二导电层以一第二沉积制作工艺形成，且该第一沉积制作工艺的沉积速率低于该第二沉积制作工艺的沉积速率。8.如权利要求7所述的半导体存储装置的制作方法，其...

【专利技术属性】
技术研发人员：林哲平，王永铭，钟定邦，詹电鍼，詹书俨，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71