三维存储结构制作方法、存储结构、存储器及电子设备技术

本发明专利技术提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备。其中，所述三维存储结构制作方法，包括：在衬底上确定核心器件区和外围电路区；在所述核心器件区形成三维存储器件；全面形成第一隔离层；对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；在所述外围电路区形成外围电路。本发明专利技术提供的三维存储结构制作方法，可以避免三维存储器件制程中的热处理过程对外围电路的不良影响，从而可以有效提高外围电路器件电性能及产品良率，同时可以避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围电路，从而提高产品的可靠性。

【技术实现步骤摘要】
三维存储结构制作方法、存储结构、存储器及电子设备
本专利技术涉及半导体
，具体涉及一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备。
技术介绍
随着对集成度和存储容量需求的不断发展，存储器技术不断进步，随着二维平面存储器的尺寸缩小到了十几纳米级别(16nm、15nm甚至14nm)，每个存储单元也变得非常小，使得每个单元中仅有少数几个电子，材料对电子控制能力随之变弱，随之引起的串扰问题使得进一步缩小存储单元的尺寸变得非常困难而且不够经济。因此，三维存储器应运而生，其是一种基于平面存储器的新型产品，通过存储单元的立体堆叠实现存储容量的扩展。三维存储器的核心部件主要由在衬底上形成的存储器件和外围电路组成，请参考图1，其示出了一种三维存储结构的示意图，如图所示，由于存储器件与外围电路位于同一个衬底上，但二者结构并不相同，因此需要分别制作，现有技术中，是在衬底上先形成外围电路，再形成存储器件，这样存在诸多弊端：一方面，由于存储器件在形成过程中需要大量的热处理过程，这些热处理过程会影响外围电路器件的电性能，降低产品的良率；另一方面，存储器件与外围电路混合设置在同一衬底上，其彼此间会因制程和结构的不同产生高度差，三维存储芯片中该现象更显著，这将造成插塞接触孔深宽比越来越大，增加连线制程难度；再一方面，存储器件在制造过程中会引入氢或者其他等离子体气体，这些物质经过传递扩散会进入到外围电路，影响器件的可靠性。鉴于上述问题，目前需要提供一种有效提高外围电路器件电性能及产品良率的三维存储结构制作方法。
技术实现思路
针对现有技术中的缺陷，本专利技术提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备，以提高外围电路器件电性能及产品良率、降低连线制程难度。第一方面，本专利技术提供的一种三维存储结构制作方法，包括：在衬底上确定核心器件区和外围电路区；在所述核心器件区形成三维存储器件；全面形成第一隔离层；对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；在所述外围电路区形成外围电路。在本专利技术的另一个实施方式中，所述在所述外围电路区形成外围电路，包括：在所述外围电路区形成绝缘体上硅；在所述绝缘体上硅之上形成外围电路。在本专利技术的又一个实施方式中，所述第一隔离层为绝缘体层，所述在所述外围电路区形成绝缘体上硅，包括：在所述外围电路区对应的所述第一隔离层中刻蚀出凹陷区；在所述凹陷区中填充多晶硅，形成绝缘体上硅。在本专利技术的又一个实施方式中，在所述核心器件区形成三维存储器件之前，还包括：在所述衬底上全面形成场氧化层；去除所述核心器件区的场氧化层。在本专利技术的又一个实施方式中，在所述绝缘体上硅之上形成外围电路之后，还包括：全面形成第二隔离层；对所述第二隔离层进行全面平坦化；基于所述第二隔离层，形成所述外围电路与所述三维存储器件之间的金属连线。第二方面，本专利技术提供的一种三维存储结构，包括：衬底、三维存储器件、第一隔离层和外围电路；所述衬底上设有核心器件区和外围电路区；所述三维存储器件设于所述衬底的核心器件区；所述第一隔离层设于所述三维存储器件及所述衬底的外围电路区之上；所述外围电路设于所述外围电路区对应的第一隔离层上。在本专利技术的又一个实施方式中，所述外围电路区对应的第一隔离层上设有绝缘体上硅，所述外围电路设于所述绝缘体上硅之上。在本专利技术的又一个实施方式中，所述第一隔离层为绝缘体层，所述外围电路区对应的所述第一隔离层上设有凹陷区，所述凹陷区中填充有多晶硅，所述多晶硅构成绝缘体上硅。在本专利技术的又一个实施方式中，所述三维存储结构，还包括：第二隔离层和金属连线；所述第二隔离层设于所述三维存储器件和所述外围电路之上；所述金属连线设于所述第二隔离层之上，并穿过所述第二隔离层连接所述外围电路和所述三维存储器件。第三方面，本专利技术提供的一种三维存储器，所述三维存储器中设置有本专利技术提供的三维存储结构。第四方面，本专利技术提供的一种电子设备，所述电子设备中设置有本专利技术提供的三维存储器。由上述技术方案可知，本专利技术第一方面提供的一种三维存储结构制作方法，通过优先制作三维存储器件，在三维存储器件形成后再制作外围电路，可以避免三维存储器件制程中的热处理过程对外围电路的不良影响，从而可以有效提高外围电路器件电性能及产品良率，同时可以避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围电路，从而提高产品的可靠性；另外，通过全面形成第一隔离层并进行全面平坦化，然后再形成外围电路，可以有效减小三维存储器件与外围电路的高度差，从而不需要增大插塞接触孔深宽比，降低连线制程难度。本专利技术第二方面提供的一种三维存储结构，是根据上述三维存储结构制作方法制作而成的，与上述三维存储结构制作方法出于相同的专利技术构思，相较于现有技术，具有较好的电性能和较高的良率和可靠性，且更容易制作连线。本专利技术第三方面提供的一种三维存储器，设置了本专利技术提供的三维存储结构，具有与所述三维存储结构相同的有益效果。本专利技术第四方面提供的一种电子设备，设置了本专利技术提供的三维存储器，具有与所述三维存储器相同的有益效果。附图说明为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。图1示出了现有技术所提供的一种三维存储结构的示意图；图2示出了本专利技术实施例所提供的一种三维存储结构制作方法的流程图；图3至图10示出了本专利技术实施例所提供的一种三维存储结构制作方法的关键步骤的剖视示意图；图11示出了本专利技术实施例所提供的一种三维存储结构的结构示意图。具体实施方式下面将结合附图对本专利技术技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，因此只是作为示例，而不能以此来限制本专利技术的保护范围。需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本专利技术所属领域技术人员所理解的通常意义。另外，术语“第一”和“第二”是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本专利技术实施方式提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备，下面结合附图对本专利技术的实施例进行说明。请参考图2，其示出了本专利技术实施例所提供的一种三维存储结构制作方法的流程图。如图2所示，所述三维存储结构制作方法，包括以下步骤：步骤S101：在衬底上确定核心器件区和外围电路区。本专利技术实施例中，首先提供一衬底，所述衬底的材质可以包括体硅(bulkSi)、体锗(bulkGe)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，在本专利技术提供的一个实施例中，采用含硅材质的衬底，例如Si、SOI、SiGe或SiC等。本步骤S101中，通过预先的版本文档来自技高网...

【技术保护点】
一种三维存储结构制作方法，其特征在于，包括：在衬底上确定核心器件区和外围电路区；在所述核心器件区形成三维存储器件；全面形成第一隔离层；对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；在所述外围电路区形成外围电路。

【技术特征摘要】
1.一种三维存储结构制作方法，其特征在于，包括：在衬底上确定核心器件区和外围电路区；在所述核心器件区形成三维存储器件；全面形成第一隔离层；对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；在所述外围电路区形成外围电路。2.根据权利要求1所述的三维存储结构制作方法，其特征在于，所述在所述外围电路区形成外围电路，包括：在所述外围电路区形成绝缘体上硅；在所述绝缘体上硅之上形成外围电路。3.根据权利要求2所述的三维存储结构制作方法，其特征在于，所述第一隔离层为绝缘体层，所述在所述外围电路区形成绝缘体上硅，包括：在所述外围电路区对应的所述第一隔离层中刻蚀出凹陷区；在所述凹陷区中填充多晶硅，形成绝缘体上硅。4.根据权利要求1所述的三维存储结构制作方法，其特征在于，在所述核心器件区形成三维存储器件之前，还包括：在所述衬底上全面形成场氧化层；去除所述核心器件区的场氧化层。5.根据权利要求1所述的三维存储结构制作方法，其特征在于，在所述外围电路区形成外围电路之后，...

【专利技术属性】
技术研发人员：霍宗亮，余德钦，周文斌，高永辉，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42