一种访问时间测量电路和访问时间测量方法技术

本发明专利技术提供一种访问时间测量电路和访问时间测量方法。所述访问时间测量电路包括：多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端。本发明专利技术的访问时间测量电路和访问时间测量方法可以同时测量多个SRAM的访问时间，大大缩短了测试时间，并且提高了测量的精度。

An access time measurement circuit and access time measurement method

The invention provides an access time measurement circuit and a method for measuring access time. The access time measuring circuit includes a plurality of measuring branches, each branch includes a series of measurement of static random access memory, the auxiliary connection delay chain module and delay trigger module; and a reference branch, the output reference branch ends are respectively connected to the first input each of the delay trigger module end. The access time measurement circuit and access time measurement method of the invention can simultaneously measure the access time of multiple SRAM, greatly shorten the testing time, and improve the accuracy of measurement.

【技术实现步骤摘要】
一种访问时间测量电路和访问时间测量方法
本专利技术涉及半导体领域，具体地，本专利技术涉及一种访问时间测量电路和访问时间测量方法。
技术介绍
随着CMOS工艺尺寸降低，SRAM(StaticRandomAccessMemory，静态随机存取存储器)在系统中也越来越重要。SRAM是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。SRAM的优点是速度快，不必配合内存刷新电路，可提高整体的工作效率。其缺点为集成度低，掉电不能保存数据，功耗较大，相同的容量体积较大，而且价格较高，少量用于关键性系统以提高效率。SRAM通常使用的系统包括CPU与主存之间的高速缓存、CPU内部的L1/L2或外部的L2高速缓存、CPU外部扩充用的COAST高速缓存，以及CMOS芯片(RT&CMOSSRAM)。传统的测试电路一次只能测试单个SRAM访问时间,测试多个SRAM时间过长。另外SRAM访问时间计算没考虑延迟链模块里复用器单元(MUX2cell)的延迟，有一定的测试误差。因此，需要提供一种访问时间测量电路和访问时间测量方法，以解决上面提到的问题。
技术实现思路
针对现有技术的不足，本专利技术通过将多个静态随机存取存储器中的每一个与对应的辅助延迟链模块串联连接，同时二者与一延迟链参考模块并联连接，可以同时测量多个SRAM的访问时间，大大缩短了测试时间，并且提高了测量的精度。本专利技术的实施例提供一种访问时间测量电路，所述测量电路包括：多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端。示例性地，所述参考支路包括一延迟链参考模块。示例性地，所述辅助延迟模块的输出端连接至每一所述延迟触发模块的第二输入端。示例性地，所述延迟触发模块包括延迟触发器。示例性地，所述第一输入端为所述延迟触发器的时钟信号输入端。示例性地，所述第二输入端为所述延迟触发器的数据信号输入端。示例性地，所述延迟链参考模块包括多个延迟单元和多个多路选择器。示例性地，所述辅助延迟链模块的延迟时间与所述多个多路选择器的延迟时间相同。示例性地，通过每个静态随机存取存储器的时间等于通过延迟链参考模块的时间与通过对应的辅助延迟链模块的时间之差。示例性地，所述多个静态随机存取存储器具有相同的配置。示例性地，多个所述延迟链模块具有相同的配置。示例性地，所述延迟触发器是D类型触发器。本专利技术的另一实施例提供一种访问时间测量方法，该方法包括：通过依次串联连接静态随机存取存储器、辅助延迟链模块和延迟触发模块来设置测量支路；设置参考支路，所述参考支路的输出端分别连接每一所述延迟触发模块的第一输入端；测量通过延迟链参考模块的时间；测量通过对应的辅助延迟链模块的时间；以及计算通过每个静态随机存取存储器的时间，所述通过每个静态随机存取存储器的时间等于所述通过延迟链参考模块的时间与所述通过对应的辅助延迟链模块的时间之差。本专利技术通过将多个静态随机存取存储器中的每一个与对应的辅助延迟链模块串联连接，同时二者与一延迟链参考模块并联连接，可以同时测量多个SRAM的访问时间，大大缩短了测试时间，并且提高了测量的精度。附图说明通过结合附图对本专利技术实施例进行更详细的描述，本专利技术的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本专利技术实施例的进一步理解，并且构成说明书的一部分，与本专利技术实施例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中，相同的参考标号通常代表相同部件或步骤。图1为传统的SRAM访问时间测试电路的示意性框图；图2为传统的SRAM访问时间测试电路中的延迟链的示意性框图；图3为根据本专利技术的访问时间测试电路的示意性框图；以及图4为根据本专利技术的实施例的访问时间测试电路的示意性框图。具体实施方式为了使得本专利技术的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本专利技术的示例实施例。显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是本专利技术的全部实施例，应理解，本专利技术不受这里描述的示例实施例的限制。基于本专利技术中描述的本专利技术实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其它实施例都应落入本专利技术的保护范围之内。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本专利技术的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。为了透彻地理解本专利技术，首先参照图1至图2来描述现有技术中惯常的访问时间测量电路。如图1所示，SRAM具有芯片使能(CEN)、数据写入使能(WEN)、地址输入(ADDR)、数据输入(DATA)和时钟输入(CLK)五个输入端子，其中，CLK还连接至延迟链，同时延迟链还具有输入端子CK_SEL(其用于控制延迟时间)。SRAM的输出以及延迟链的输出连接至DFF，同时DFF输入重置(RSTN)作为DFF的输入端子连接至DFF。DFF的输出端子为Q_OUT(Q输出)。传统的测试电路利用延迟做差的测量方法，从DFF对数据(DATA)即SRAM的Q输出的正确采样开始，通过减小参考路径上的延迟，直到DFF无法采到正确的数据，从而通过延迟链的延迟计算出SRAM的访问时间。该结构存在一本文档来自技高网...

【技术保护点】
一种访问时间测量电路，其特征在于，所述测量电路包括：多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端。

【技术特征摘要】
1.一种访问时间测量电路，其特征在于，所述测量电路包括：多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端。2.根据权利要求1所述的测量电路，其特征在于，所述参考支路包括一延迟链参考模块。3.根据权利要求1所述的测量电路，其特征在于，所述辅助延迟链模块的输出端连接至每一所述延迟触发模块的第二输入端。4.根据权利要求3所述的测量电路，其特征在于，所述延迟触发模块包括延迟触发器。5.根据权利要求4所述的测量电路，其特征在于，所述第一输入端为所述延迟触发器的时钟信号输入端。6.根据权利要求4所述的测量电路，其特征在于，所述第二输入端为所述延迟触发器的数据信号输入端。7.根据权利要求2所述的测量电路，其特征在于，所述延迟链参考模块包括多个延迟单元和多个多路选择器。8.根据权利要求7所述的测量电路，其特征在于，所述辅助延迟链模块的延迟时间与所述多个多路选择...

【专利技术属性】
技术研发人员：仇超文，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31