半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述方法包括：提供包括第一区域和第二区域的衬底，以及凸出于衬底的鳍部，鳍部的一部分位于第一区域，为第一鳍部，鳍部的另一部分位于第二区域，为第二鳍部；在鳍部之间衬底表面形成覆盖部分第一鳍部的第一隔离层，以及覆盖第二鳍部的第二隔离层，第一隔离层的顶部低于第二隔离层的顶部；对第二鳍部进行掺杂，在第二鳍部内形成有源区电阻。本发明专利技术通过在第二鳍部之间的衬底表面形成覆盖第二鳍部的第二隔离层，以保护所述第二鳍部，避免所述第二鳍部因暴露在所述第一鳍部的工艺环境中而被消耗，从而避免所述第一鳍部的工艺对所述第二鳍部尺寸造成影响，进而提高FinFET有源区电阻的性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。但是，现有技术形成的FinFET有源区电阻的性能较差。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高FinFET有源区电阻的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括用于形成器件的第一区域以及用于形成电阻的第二区域，所述鳍部的一部分位于所述第一区域，用于形成器件，为第一鳍部，所述鳍部的另一部分位于所述第二区域，用于形成电阻，为第二鳍部；在所述鳍部之间的衬底表面形成隔离层，所述隔离层包括位于所述第一鳍部之间衬底表面的第一隔离层，以及位于所述第二鳍部之间衬底表面且覆盖所述第二鳍部的第二隔离层，所述第一隔离层的顶部低于所述第二隔离层的顶部；对所述第二鳍部进行掺杂，在所述第二鳍部内形成有源区电阻。可选的，形成半导体基底的步骤还包括：提供初始基底；在所述基底上形成图形化的硬掩膜层；以所述硬掩模层为掩膜，刻蚀所述初始基底，形成若干分立的凸起，所述凸起为鳍部，刻蚀后的初始基底作为衬底。可选的，在所述鳍部之间的衬底表面形成隔离层的步骤包括：在所述衬底表面形成隔离膜，所述隔离膜覆盖所述第一鳍部和第二鳍部；对所述隔离膜进行第一平坦化工艺，直至露出所述硬掩膜层顶部表面，形成初始隔离层；在所述第一平坦化工艺之后，对所述初始隔离层进行第一刻蚀工艺，直至露出所述硬掩膜层侧壁表面，在所述第二鳍部之间衬底表面形成第二隔离层；在所述第二区域的第二隔离层和硬掩膜层表面形成第一图形层；以所述第一图形层为掩膜，对所述第一区域的初始隔离层进行第二刻蚀工艺，直至露出部分所述第一鳍部的侧壁表面，在所述第一鳍部之间衬底表面形成第一隔离层；去除所述第一图形层。可选的，所述第一平坦化工艺为化学机械研磨工艺。可选的，所述第一刻蚀工艺、第二刻蚀工艺为干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。可选的，所述湿法刻蚀工艺所采用的溶液为氢氟酸。可选的，对所述第二鳍部进行掺杂的工艺为重掺杂注入工艺。可选的，所述有源区电阻为N型有源区电阻或P型有源区电阻。可选的，所述有源区电阻为N型有源区电阻，所述掺杂步骤使用的离子为N型离子；所述掺杂步骤的参数包括：注入的离子为磷离子、砷离子或锑离子，注入的离子能量为30Kev至100Kev，注入的离子剂量为1E13至3E15原子每平方厘米。可选的，所述有源区电阻为P型有源区电阻，所述掺杂步骤使用的离子为P型离子；所述掺杂步骤的参数包括：注入的离子为硼离子、镓离子或铟离子，注入的离子能量为8ev至40Kev，注入的离子剂量为2E13至4E15原子每平方厘米。可选的，在所述鳍部之间的衬底表面形成隔离层后，在所述第二鳍部内形成有源区电阻之前，还包括：去除所述硬掩膜层；在所述第一鳍部表面形成屏蔽氧化层，对所述第一鳍部进行阈值电压调节掺杂工艺；去除所述屏蔽氧化层；在所述第一鳍部上形成栅极结构；在所述栅极结构两侧的第一鳍部内形成应力层。可选的，在所述第一栅极结构两侧的第一鳍部内形成应力层之后，还包括：在所述第一栅极结构两侧的应力层内形成源、漏区；采用同一步掺杂工艺形成所述源、漏区和有源区电阻；或者，掺杂形成所述有源区电阻和掺杂形成所述源、漏区为不同的掺杂工艺。可选的，在所述第二鳍部内形成有源区电阻之后，还包括：对所述第二鳍部进行退火工艺。可选的，所述退火工艺为快速热退火工艺。可选的，所述快速热退火工艺的工艺参数包括：退火温度为950摄氏度至1050摄氏度，工艺时间为5秒至20秒，压强为一个标准大气压。相应的，本专利技术还提供一种半导体结构，包括：衬底，包括用于形成器件的第一区域以及用于形成电阻的第二区域；鳍部，凸出于所述衬底，所述鳍部的一部分位于所述第一区域，用于形成器件，为第一鳍部，所述鳍部的另一部分位于所述第二区域，为第二鳍部，所述第二鳍部具有有源区电阻，所述有源区电阻中掺杂有离子；隔离层，包括位于所述第一鳍部之间衬底表面的第一隔离层，以及位于所述第二鳍部之间衬底表面且覆盖所述第二鳍部的第二隔离层，所述第一隔离层的顶部低于所述第二隔离层的顶部。可选的，所述第二鳍部的宽度尺寸大于所述第一鳍部的宽度尺寸。可选的，所述有源区电阻为N型有源区电阻或P型有源区电阻。可选的，所述有源区电阻为N型有源区电阻，所述有源区电阻中的掺杂离子为N型离子；所述有源区电阻中的掺杂离子为磷离子、砷离子或锑离子，掺杂离子的浓度为1E13至3E15原子每立方厘米。可选的，所述有源区电阻为P型有源区电阻，所述有源区电阻中的掺杂离子为P型离子；所述有源区电阻中的掺杂离子为硼离子、镓离子或铟离子，掺杂离子的浓度为2E13至4E15原子每立方厘米。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术通过在所述第二鳍部之间的衬底表面形成覆盖所述第二鳍部的第二隔离层，在对相邻器件之间起到隔离作用的同时保护所述第二鳍部，避免所述第二鳍部暴露在所述第一鳍部的工艺环境中，从而避免所述第一鳍部的工艺对所述第二鳍部尺寸造成影响，进而提高FinFET有源区电阻的性能。可选方案中，形成所述第二隔离层时，露出部分所述硬掩膜层侧壁表面，从而使所述硬掩膜层在后续去除工艺中暴露在刻蚀环境中，从而提高去除所述硬掩膜层的效率。附图说明图1至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应结构示意图。具体实施方式现有技术形成的FinFET有源区电阻的性能较差，结合现有技术FinFET半导体结构的形成方法分析其原因。所述形成方法包括以下步骤：提供衬底，所述衬底上形成有凸出于所述衬底的鳍部，所述鳍部包括用于形成器件的第一鳍部以及用于形成有源区电阻的第二鳍部；形成所述第一鳍部和第二鳍部后，在所述衬底表面形成覆盖部分所述第一鳍部和第二鳍部侧壁表面的隔离层；在暴露出的第一鳍部和第二鳍部表面形成屏蔽氧化层，对所述第一鳍部进行阈值电压调节掺杂工艺；去除所述屏蔽氧化层，在所述第一鳍部和第二鳍部表面形成伪栅氧化层和伪栅电极层，构成伪栅结构；对所述第二鳍部进行掺杂，在所述第二鳍部内形成有源区电阻。由于在同一道工艺中形成所述隔离层，也就是说，所述第一鳍部和第二鳍部暴露在本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括用于形成器件的第一区域以及用于形成电阻的第二区域，所述鳍部的一部分位于所述第一区域，用于形成器件，为第一鳍部，所述鳍部的另一部分位于所述第二区域，用于形成电阻，为第二鳍部；在所述鳍部之间的衬底表面形成隔离层，所述隔离层包括位于所述第一鳍部之间衬底表面的第一隔离层，以及位于所述第二鳍部之间衬底表面且覆盖所述第二鳍部的第二隔离层，所述第一隔离层的顶部低于所述第二隔离层的顶部；对所述第二鳍部进行掺杂，在所述第二鳍部内形成有源区电阻。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括用于形成器件的第一区域以及用于形成电阻的第二区域，所述鳍部的一部分位于所述第一区域，用于形成器件，为第一鳍部，所述鳍部的另一部分位于所述第二区域，用于形成电阻，为第二鳍部；在所述鳍部之间的衬底表面形成隔离层，所述隔离层包括位于所述第一鳍部之间衬底表面的第一隔离层，以及位于所述第二鳍部之间衬底表面且覆盖所述第二鳍部的第二隔离层，所述第一隔离层的顶部低于所述第二隔离层的顶部；对所述第二鳍部进行掺杂，在所述第二鳍部内形成有源区电阻。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成半导体基底的步骤还包括：提供初始基底；在所述基底上形成图形化的硬掩膜层；以所述硬掩模层为掩膜，刻蚀所述初始基底，形成若干分立的凸起，所述凸起为鳍部，刻蚀后的初始基底作为衬底。3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述鳍部之间的衬底表面形成隔离层的步骤包括：在所述衬底表面形成隔离膜，所述隔离膜覆盖所述第一鳍部和第二鳍部；对所述隔离膜进行第一平坦化工艺，直至露出所述硬掩膜层顶部表面，形成初始隔离层；在所述第一平坦化工艺之后，对所述初始隔离层进行第一刻蚀工艺，直至露出所述硬掩膜层侧壁表面，在所述第二鳍部之间衬底表面形成第二隔离层；在所述第二区域的第二隔离层和硬掩膜层表面形成第一图形层；以所述第一图形层为掩膜，对所述第一区域的初始隔离层进行第二刻蚀工艺，直至露出部分所述第一鳍部的侧壁表面，在所述第一鳍部之间衬底表面形成第一隔离层；去除所述第一图形层。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一平坦化工艺为化学机械研磨工艺。5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺、第二刻蚀工艺为干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺所采用的溶液为氢氟酸。7.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第二鳍部进行掺杂的工艺为重掺杂注入工艺。8.如权利要求1所述的半导体结构的形成方法，所述有源区电阻为N型有源区电阻或P型有源区电阻。9.如权利要求7或8所述的半导体结构的形成方法，所述有源区电阻为N型有源区电阻，所述掺杂步骤使用的离子为N型离子；所述掺杂步骤的参数包括：注入的离子为磷离子、砷离子或锑离子，注入的离子能量为30Kev至100Kev，注入的离子剂量为1E13至3E15原子每平方厘米。10.如权利要求7或8所述的半导体结构的形成方法，所述有源区电阻为P型有源区电阻，所述掺...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31