移位寄存器、栅极驱动电路及显示面板制造技术

一种移位寄存器、栅极驱动电路及显示面板，该移位寄存器包括：输入电路、输出电路、存储电路、输出下拉电路、下拉节点上拉电路、下拉节点下拉电路以及上拉节点第一下拉电路。上拉节点第一下拉电路包括电阻，该电阻被配置为防止第一电源端和第二电源端之间短路。通过在该移位寄存器中设置电阻和/或电容，可以有效预防移位寄存器发生静电损伤导致的电路工作失效，同时可以预防高电压电源和低电压电源之间短路而导致显示面板的功耗增加或故障。

【技术实现步骤摘要】
移位寄存器、栅极驱动电路及显示面板
本公开的实施例涉及一种移位寄存器、栅极驱动电路及显示面板。
技术介绍
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driveronArray，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫面驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(IntegratedCircuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。
技术实现思路
本公开的实施例提供一种移位寄存器，包括：输入电路，与上拉节点连接，被配置为将第一输入信号或第二输入信号写入所述上拉节点；输出电路，与所述上拉节点以及输出端分别连接，被配置为当所述上拉节点的电压满足输出条件时将第一时钟信号写入所述输出端；存储电路，与所述上拉节点以及所述输出端分别连接；输出下拉电路，与下拉节点以及所述输出端分别连接，被配置为当所述下拉节点的电压满足所述输出端的下拉条件时将第一电源电压写入所述输出端；下拉节点上拉电路，与所述下拉节点连接，被配置为响应于第二时钟信号将第二电源电压写入所述下拉节点；下拉节点下拉电路，与所述下拉节点连接，被配置为当所述上拉节点的电压满足所述输出条件时将所述第一电源电压写入所述下拉节点；以及上拉节点第一下拉电路，与所述上拉节点、第一电源端以及第二电源端分别连接，其中，所述上拉节点第一下拉电路包括电阻，所述电阻被配置为防止所述第一电源端和所述第二电源端之间短路。例如，在本公开实施例提供的移位寄存器中，所述上拉节点第一下拉电路还包括第一电容，所述第一电容的第一端通过第一节点与所述电阻连接，所述第一电容的第二端与所述第一电源端连接以接收所述第一电源电压。例如，在本公开实施例提供的移位寄存器中，所述上拉节点第一下拉电路还包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的第一极与所述第二电源端连接以接收所述第二电源电压，所述第一晶体管的栅极与第二时钟信号端连接以接收第二时钟信号，所述第一晶体管的第二极与所述电阻的第一端连接；所述电阻的第二端与第一节点连接；所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的栅极与所述输入电路连接，所述第二晶体管的第二极与所述第一电源端连接以接收所述第一电源电压；所述第三晶体管的第一极与所述上拉节点连接，所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，在本公开实施例提供的移位寄存器中，所述输入电路包括第四晶体管、第五晶体管和第六晶体管，所述第四晶体管的第一极与第一输入端连接以接收所述第一输入信号，所述第四晶体管的栅极与第一控制信号端连接以接收第一控制信号，所述第四晶体管的第二极与第二节点连接；所述第五晶体管的第一极与所述第二节点连接，所述第五晶体管的栅极与第二控制信号端连接以接收第二控制信号，所述第五晶体管的第二极与第二输入端连接以接收所述第二输入信号；所述第六晶体管的第一极与所述第一输入端连接以接收所述第一输入信号，所述第六晶体管的栅极与所述第二节点连接，所述第六晶体管的第二极与所述上拉节点连接。例如，在本公开实施例提供的移位寄存器中，所述输出电路包括第七晶体管，所述第七晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的第二极与所述输出端连接。例如，在本公开实施例提供的移位寄存器中，所述存储电路包括第二电容，所述第二电容的第一端与所述上拉节点连接，所述第二电容的第二端与所述输出端连接。例如，在本公开实施例提供的移位寄存器中，所述输出下拉电路包括第八晶体管，所述第八晶体管的第一极与所述输出端连接，所述第八晶体管的栅极与所述下拉节点连接，所述第八晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，在本公开实施例提供的移位寄存器中，所述下拉节点上拉电路包括第九晶体管，所述第九晶体管的第一极与所述下拉节点连接，所述第九晶体管的栅极与所述第二时钟信号端连接以接收所述第二时钟信号，所述第九晶体管的第二极与所述第二电源端连接以接收所述第二电源电压。例如，在本公开实施例提供的移位寄存器中，所述下拉节点下拉电路包括第十晶体管，所述第十晶体管的第一极与所述下拉节点连接，所述第十晶体管的栅极与所述上拉节点连接，所述第十晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，本公开实施例提供的移位寄存器，还包括上拉节点第二下拉电路，与所述上拉节点以及所述下拉节点分别连接，被配置为当所述下拉节点的电压满足所述输出端的下拉条件时将所述第一电源电压写入所述上拉节点。例如，在本公开实施例提供的移位寄存器中，所述上拉节点第二下拉电路包括第十一晶体管，所述第十一晶体管的第一极与所述上拉节点连接，所述第十一晶体管的栅极与所述下拉节点连接，所述第十一晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，本公开实施例提供的移位寄存器，还包括上拉节点第三下拉电路，所述上拉节点第三下拉电路包括第十二晶体管，所述第十二晶体管的第一极与所述上拉节点连接，所述第十二晶体管的栅极与所述下拉节点连接，所述第十二晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，本公开实施例提供的移位寄存器，还包括第十三晶体管，所述输入电路通过所述第十三晶体管与所述上拉节点连接，所述第十三晶体管的栅极与所述第二电源端连接以接收所述第二电源电压。本公开的实施例还提供一种栅极驱动电路，包括本公开任一实施例提供的移位寄存器。本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。例如，本公开的实施例提供一种移位寄存器、栅极驱动电路及显示面板，通过在移位寄存器中设置电阻和/或电容，可以有效预防移位寄存器发生静电损伤导致的电路工作失效，同时可以预防高电压电源和低电压电源之间短路而导致显示面板的功耗增加或故障。附图说明为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。图1是本公开实施例提供的一种移位寄存器的示意图之一；图2是本公开实施例提供的一种移位寄存器的示意图之二；图3是本公开实施例提供的一种移位寄存器的示意图之三；图4是本公开实施例提供的一种移位寄存器的示意图之四；图5是本公开实施例提供的一种移位寄存器的示意图之五；图6是本公开实施例提供的一种移位寄存器的驱动时序图；图7是本公开实施例提供的一种栅极驱动电路的示意图；以及图8是本公开实施例提供的一种显示面板的示意图。具体实施方式下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件本文档来自技高网...

【技术保护点】
一种移位寄存器，其特征在于，包括：输入电路，与上拉节点连接，被配置为将第一输入信号或第二输入信号写入所述上拉节点；输出电路，与所述上拉节点以及输出端分别连接，被配置为当所述上拉节点的电压满足输出条件时将第一时钟信号写入所述输出端；存储电路，与所述上拉节点以及所述输出端分别连接；输出下拉电路，与下拉节点以及所述输出端分别连接，被配置为当所述下拉节点的电压满足所述输出端的下拉条件时将第一电源电压写入所述输出端；下拉节点上拉电路，与所述下拉节点连接，被配置为响应于第二时钟信号将第二电源电压写入所述下拉节点；下拉节点下拉电路，与所述下拉节点连接，被配置为当所述上拉节点的电压满足所述输出条件时将所述第一电源电压写入所述下拉节点；以及上拉节点第一下拉电路，与所述上拉节点、第一电源端以及第二电源端分别连接，其中，所述上拉节点第一下拉电路包括电阻，所述电阻被配置为防止所述第一电源端和所述第二电源端之间短路。

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：输入电路，与上拉节点连接，被配置为将第一输入信号或第二输入信号写入所述上拉节点；输出电路，与所述上拉节点以及输出端分别连接，被配置为当所述上拉节点的电压满足输出条件时将第一时钟信号写入所述输出端；存储电路，与所述上拉节点以及所述输出端分别连接；输出下拉电路，与下拉节点以及所述输出端分别连接，被配置为当所述下拉节点的电压满足所述输出端的下拉条件时将第一电源电压写入所述输出端；下拉节点上拉电路，与所述下拉节点连接，被配置为响应于第二时钟信号将第二电源电压写入所述下拉节点；下拉节点下拉电路，与所述下拉节点连接，被配置为当所述上拉节点的电压满足所述输出条件时将所述第一电源电压写入所述下拉节点；以及上拉节点第一下拉电路，与所述上拉节点、第一电源端以及第二电源端分别连接，其中，所述上拉节点第一下拉电路包括电阻，所述电阻被配置为防止所述第一电源端和所述第二电源端之间短路。2.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点第一下拉电路还包括第一电容，所述第一电容的第一端通过第一节点与所述电阻连接，所述第一电容的第二端与所述第一电源端连接以接收所述第一电源电压。3.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点第一下拉电路还包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的第一极与所述第二电源端连接以接收所述第二电源电压，所述第一晶体管的栅极与第二时钟信号端连接以接收第二时钟信号，所述第一晶体管的第二极与所述电阻的第一端连接；所述电阻的第二端与第一节点连接；所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的栅极与所述输入电路连接，所述第二晶体管的第二极与所述第一电源端连接以接收所述第一电源电压；所述第三晶体管的第一极与所述上拉节点连接，所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。4.根据权利要求1-3任一项所述的移位寄存器，其特征在于，所述输入电路包括第四晶体管、第五晶体管和第六晶体管，所述第四晶体管的第一极与第一输入端连接以接收所述第一输入信号，所述第四晶体管的栅极与第一控制信号端连接以接收第一控制信号，所述第四晶体管的第二极与第二节点连接；所述第五晶体管的第一极与所述第二节点连接，所述第五晶体管的栅极与第二控制信号端连接以接收第二控制信号，所述第五晶体管的第二极与第二输入端连接以接收所述第二输入信号；所述第六晶体管的第一极与所述第一输入端连接以接收所述第一输入信号，所述第六晶体管的栅极与所述第二节点连接，所述第六晶体管的第二极与所述上拉节点连接。5.根据权利要求1-...

【专利技术属性】
技术研发人员：郝学光，程鸿飞，吴新银，乔勇，
申请(专利权)人：京东方科技集团股份有限公司，
类型：新型
国别省市：北京,11