相变存储器阵列堆叠结构及其操作方法技术

本发明专利技术提供一种相变存储器阵列堆叠结构及其操作方法，所述相变存储器阵列堆叠结构至少包括：若干相变存储块、全局位线、本地位线、块位线、第一选通门和第二选通门；其中，每块所述相变存储块中包括至少四列相变电阻，每列中所述相变电阻分别对应连接至一块位线，至少两根所述块位线分别连接一第二选通门，至少两个第二选通门连接至同一本地位线，至少两个所述本地位线通过一所述第一选通门连接至所述全局位线。所述相变存储器阵列堆叠结构通过全局位线将所有块位线统一连接在一起，全局位线的最大负载仅由存储块中的块位线长度决定，从而极大的减少了寄生电容的产生，从而避免了大容量的相变存储器中会产生的较大的信号延时和较大的功耗。

Phase change memory array stack structure and operation method thereof

The present invention provides a phase change memory array stack structure and its operation method, the phase change memory array stack structure at least comprises a plurality of phase-change memory blocks, global bit line, local bit line and bit line block, the first gate and the second gate; wherein, each of the phase change memory block includes at least four the column phase resistance, each column of the phase change resistor are respectively connected to a bit line, at least two of the bit lines are respectively connected with a second gate, at least two second gate is connected to the same local bit line, at least two of the status of the line through the first selection the gate is connected to the global bit line. The phase change memory array stack structure through the global bit line will block all unified bit lines are connected together, the maximum load of the global bit line only by the block bit line storage block in length, thereby greatly reducing the parasitic capacitance, thereby avoiding the transformation of large capacity storage will produce storage signal large time delay and large power consumption.

【技术实现步骤摘要】
相变存储器阵列堆叠结构及其操作方法
本专利技术涉及一种半导体
，特别是涉及一种相变存储器阵列堆叠结构及其操作方法。
技术介绍
相变存储器（PhaseChangeMemory,PCM，PCRAM）一般指的是基于某种硫系化合物薄膜的随机存储器。它是一种新型的非易失性存储器，被认为最有可能在不远的将来替代闪存（Flash）成为主流非易失性存储器。这是由于其操作电压低，读取速度快，可以位操作，写擦速度远远快于闪存，而且疲劳特性更优异，能够实现上亿次的循环写擦，制造工艺简单且与现在成熟的CMOS工艺兼容，从而能够很容易将其存储单元缩小至较小的尺寸。单个的相变存储单元一般由相变电阻和选通单元组成。所述相变电阻由相变存储材料单元构成。其中，对单个的所述相变电阻的操作包括：写入/擦除操作：主要通过选通单元输入电脉冲，从而产生焦耳热使相变存储材料在非晶态（材料呈高阻状态）与晶态（材料呈低阻状态）之间发生可逆相变而实现数据的写入/擦除；读出操作：主要通过选通单元输入电流，然后通过测量电阻的状态来实现数据的读出。由若干个相变存储单元组成的相变存储器一般包括相变存储阵列和外围控制电路。相变存储阵列由若干个相变存储单元组成，适于存储数据；外围控制电路适于驱动相变存储阵列工作，这里的外围电路主要包括读电路，也有某些公司在相变存储器的设计中将专门设计了存储块的擦写电路，并选通具体的相变存储单元进行操作。在大容量的相变存储器中，相变存储阵列也比较大，存在较大的寄生电容。这样，驱动较大容量的相变存储器工作时候，不仅会产生较大的信号延时，而且也会带来更大的功耗。在传统的设计方法中，为了提供较快的存储器读写速度，将大容量相变存储器中的相变存储阵列分成若干容量较小的存储块BLOCK，针对每个存储块BLOCK需要设计相应的外围电路。这样，大容量相变存储器中由于每个存储阵列都会有自身的外围电路，相应地，这些外围电路就占用了大量的芯片面积。使得相变存储器芯片面积过大，成本提升。因此，有必要对相变存储器阵列结构进行优化，从而实现在不增大存储器信号延时的同时最大限度的提升存储阵列在存储器中所占面积的比例，从而降低芯片成本。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种相变存储器阵列堆叠结构及其操作方法，用于解决现有技术中提升存储阵列在存储器中所占面积的比例，从而降低芯片成本的问题。为实现上述目的及其他相关目的，本专利技术提供一种相变存储器阵列堆叠结构，所述相变存储器阵列堆叠结构至少包括：若干相变存储块、全局位线、本地位线、块位线、第一选通门和第二选通门；其中，每块所述相变存储块中包括至少四列相变电阻，每列中所述相变电阻分别对应连接至一根块位线，所述块位线分别连接一个第二选通门，至少两个第二选通门连接至同一根本地位线，至少两根所述本地位线通过一个所述第一选通门连接至所述全局位线。优选地，所述相变存储器阵列堆叠结构还包括块字线，所述相变存储器阵列堆叠结构还包括至少两行相变电阻，每行所述相变电阻分别对应连接至一根块字线。优选地，所述相变电阻的一端按每列相连并连接至对应的第二选通门，另一端按每行相连并连接至对应的字线。优选地，所述相变存储器阵列堆叠结构包括至少两列相变存储块，每列相变存储块中的每块相变存储块对应连接的本地位线共同连接至同一第一选通门。优选地，所述相变存储器阵列堆叠结构还包括第一放电单元和第二放电单元，所述第一放电单元对应每个相变电阻所在的块位线连接且接地，适于在所述相变存储块对应的块位线没有被选通时放电，所述第二放电单元对应每一第二选通门连接且接地，适于在所述本地位线没有被选通时放电。优选地，所述每一块位线的一端连接所述第二选通门，另一端连接第二放电单元，所述第二放电单元为一NMOS晶体管，其漏极与所述块位线连接，其源极接地。优选地，所述每一相变电阻的一端连接所述块位线，另一端连接所述第一放电单元，所述第一放电单元为一NMOS晶体管，其漏极与所述相变电阻连接，其源极接地。本专利技术的技术方案还提供了一种相变存储器阵列堆叠结构的操作方法，包括：提供如上所述的相变存储器阵列堆叠结构；提供第二选通门信号给被选通的相变存储块对应的所述第二选通门；提供块选中信号给被选通的相变存储块；在块选中信号的控制下提供第一选通门信号给被选通的相变存储块所连接的所述第一选通门；在块选中信号的控制下提供块字线选中信号，控制需要被选中的块字线选中。优选地，所述第一选通信号只选通一所述第一选通门，所述第二选通信号只选通一所述第二选通门；所述块字线选中信号只选通一块字线。如上所述，本专利技术的相变存储器阵列堆叠结构及其操作方法，具有以下有益效果：本专利技术的技术方案提供的相变存储器阵列堆叠结构及其操作方法中，被选中块字线和被选中块位线交叉处的相变电阻被选中，并连接至全局位线，未被选中的位线则通过第二级放电单元和第一级放电单元连接至地，从而完成存储单元的译码过程，同时在任意时刻，最多只有一个存储单元被选中，并且未被选中的存储单元所在位线全部被连接至地，进而实现了对未选中单元的保护。附图说明图1至图2显示为本专利技术的实施例中提供的的相变存储器阵列堆叠结构示意图。元件标号说明BLOCK相变存储块GBL全局位线LBL本地位线BBL块位线SLBL第一选通门SBBL第二选通门BWL块字线DBBL第一放电单元DLBL第二放电单元具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1至图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。所述相变存储器阵列堆叠结构至少包括：若干相变存储块BLOCK(包括但不限于：BLOCK_0，……，BLOCK_q)、全局位线GBL、本地位线LBL(包括但不限于：LBL0，……，LBLp）、块位线BBL（包括但不限于：BBL00、BBL01，……，BBL0（n-1）、BBL0n）、第一选通门SLBL(包括但不限于：SLBL0，……，SLBLp）和第二选通门SBBL(包括但不限于：SBBL00、SBBL01）；其中，每块所述相变存储块BLOCK中包括至少四列相变电阻，每列相变电阻连接至同一块位线BBL，至少两列所述相变电阻通过所连接的块位线BBL共同连接至同一第二选通门SBBL，至少两个第二选通门SBBL连接至同一本地位线LBL，至少两个所述本地位线LBL通过一所述第一选通门SLBL连接至所述全局位线GBL。另外，结合图2参考，本实施例提供的所述相变存储器阵列堆叠结构还包括：块字线BWL（包括但不限于：BWL00～BWL0m）、第一放电单元DBBL（包括但不限于：DBBL00～DBBL01）和第二放电单元DLBL（包括但不限于：DLBL0～DLBLp）。所述每列相变电阻的一端按每列相连并连接至块位线BBL，块位线BBL的一端连接第二本文档来自技高网...

【技术保护点】
一种相变存储器阵列堆叠结构，其特征在于，所述相变存储器阵列堆叠结构至少包括：若干相变存储块、全局位线、本地位线、块位线、第一选通门和第二选通门；其中，每块所述相变存储块中包括至少四列相变电阻，每列中所述相变电阻分别对应连接至一根块位线，所述块位线分别连接一个第二选通门，至少两个第二选通门连接至同一根本地位线，至少两根所述本地位线通过一个所述第一选通门连接至所述全局位线；所述相变存储器阵列堆叠结构包括至少两列相变存储块，每列相变存储块中的每块相变存储块对应连接的本地位线共同连接至同一第一选通门。

【技术特征摘要】
1.一种相变存储器阵列堆叠结构，其特征在于，所述相变存储器阵列堆叠结构至少包括：若干相变存储块、全局位线、本地位线、块位线、第一选通门和第二选通门；其中，每块所述相变存储块中包括至少四列相变电阻，每列中所述相变电阻分别对应连接至一根块位线，所述块位线分别连接一个第二选通门，至少两个第二选通门连接至同一根本地位线，至少两根所述本地位线通过一个所述第一选通门连接至所述全局位线；所述相变存储器阵列堆叠结构包括至少两列相变存储块，每列相变存储块中的每块相变存储块对应连接的本地位线共同连接至同一第一选通门。2.根据权利要求1所述的相变存储器阵列堆叠结构，其特征在于：所述相变存储器阵列堆叠结构还包括块字线，所述相变存储器阵列堆叠结构还包括至少两行相变电阻，每行所述相变电阻分别对应连接至一根块字线。3.根据权利要求2所述的相变存储器阵列堆叠结构，其特征在于：所述相变电阻的一端按每列相连并连接至对应的第二选通门，另一端按每行相连并连接至对应的字线。4.根据权利要求1所述的相变存储器阵列堆叠结构，其特征在于：所述相变存储器阵列堆叠结构还包括第一放电单元和第二放电单元，所述第一放电单元对应每个相变电阻所在的块位线连接且接地，适于在所述相变存储块对应的...

【专利技术属性】
技术研发人员：李喜，陈后鹏，宋志棠，蔡道林，王倩，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海,31