本发明专利技术涉及一种新型结构的高速时钟数据恢复电路，由高速数字式鉴相器，数字环路滤波器，相位插值控制器，相位插值器等模块组成。采用该种基于数字插值式的时钟数据恢复电路结构，解决了深亚微米CMOS工艺核心电压降低而导致的模拟电路设计难度加大和可靠性变差问题，而且还具有很好的工艺可移植性和灵活性。由于大部分电路都在数字域实现，与传统模拟结构相比，有效节省了面积和功耗。该电路与深亚微米CMOS标准工艺完全兼容，可以降低制造成本，便于推广应用。
【技术实现步骤摘要】
一种新型结构的高速时钟数据恢复电路
一种新型结构的高速时钟数据恢复电路专利技术属于集成电路
，特别是高速串行数据接收端时钟数据恢复的电路结构设计和方法。
技术介绍
随着电子行业技术的发展，特别是在传输接口的发展上，数据带宽越来越高，传统并行接口的速度已经不能满足需求，取而代之的是速度更快的串行接口，串行数据通信能节约连线资源，对信号幅度的要求小，且信号之间的串扰小，传输速度高，广泛应用于各种通信类和消费类串行标准如以太网，硬盘数据传输，高清影像传输等等。在串行通信系统中，时钟数据恢复电路在接收端起着关键的作用，如图1所示，它从输入的串行数据流中提取出时钟并且恢复出数据。时钟数据恢复电路的性能直接制约着通信的质量，其影响因素有很多，但结构的选择是决定性因素。如图2所示，传统的时钟数据恢复电路是一个基于模拟反馈的闭环系统，它由线性鉴相器，电荷泵，环路滤波器，压控振荡器及解串器组成。线性鉴相器的输出和输入相位差成线性关系，它将数据与时钟的相位信息输出至电荷泵，经由模拟环路滤波器处理后驱动压控振荡器，压控振荡器输出高速时钟用于鉴相器采样。这种结构的缺点是反馈环路由模拟技术来完成，线性鉴相器随着速度的提高而变得难于设计，而且不可避免地要用到包含电容的模拟环路滤波器，而电容在芯片中的实现，需要消耗大量的面积。随着CMOS工艺的不断发展，芯片核心工作电压不断降低，已经达到1.0V以下，这使得模拟电路设计变得更加困难，而器件最小线宽也在不断减小，这使得数字电路的成本越来越低，所以采用数字电路替代模拟电路，尽量减少模拟元件的使用，这样不仅有效解决电路的可靠性问题，同时也可以有效减少面积和功耗,提高产品的竞争力。
技术实现思路
本专利技术提出了一种新型结构的高速时钟数据恢复电路，能够很好的兼容深亚微米CMOS工艺，解决了深亚微米工艺核心电压降低而导致的模拟电路设计难度加大和可靠性变差问题，而且还具有很好的工艺可移植性和灵活性，有效节省了面积和功耗，减低了制造成本。本专利技术技术方案如下：新型结构的高速时钟数据恢复电路包含图3所示的高速数字式鉴相器，数字环路滤波器，相位插值控制器，相位插值器及数据输入缓冲器，数据解串器。该时钟数据恢复电路采用高速数字式鉴相器，其原理如图4所示，相差为90度的两相时钟CKI和CKQ对高速串行数据进行双沿采样，依据对连续3个采样点的结果进行异或处理而得到高速时钟和串行数据间的相位关系，相位关系表现为超前时，鉴相器输出一个UP脉冲，相位关系表现为滞后时，鉴相器输出一个DWN脉冲，双沿采样导致连续采样点会有图4所示的A0，A1，A2和B0，B1，B2两种情形，两种情形的输出做或逻辑形成鉴相器的最终输出。该时钟数据恢复电路采用数字环路滤波器，其结构和原理如图5所示，其数字式环路滤波器是对鉴相器的输出进行滤波处理，分为两级，第一级负责将连续的相位超前和滞后控制信息进行半速降采样处理，第二级负责可编程的低通滤波处理，其带宽可根据实际应用进行调整或者编程。该滤波器采用全数字实现，无需使用电容等模拟器件。该时钟数据恢复电路采用相位插值控制器，其结构和原理如图6所示，基于全数字实现，分为两个模块，用来产生满足正交关系的数字三角波Alpha和Beta，其最大值和最小值为+1和-1，数字实现精度为4位到6位之间，该三角波由数字环路滤波器输出UP1和DWN1驱动。该时钟数据恢复电路采用的相位插值器，其实现原理和实现方式如图7和图8所示，由两个数字模拟转换器和乘法器组成，相位插值控制器输出Alpha和Beta经由数字模拟转换器转换成模拟量后，分别与相差为90度的两相时钟CKI和CKQ相乘并求和，得到可以360度相位移动的高速采样时钟，用于数字鉴相器数据采样。插值器的具体实现方式如图8所示，包含两个数模转换器及两个N型MOS差分对，输出负载采样电阻方式。附图说明图1
技术介绍
时钟数据恢复电路结构图。图2
技术介绍
传统时钟数据恢复电路结构图。图3本专利技术高速时钟数据恢复电路结构图。图4本专利技术数字式鉴相器时序及原理示意图。图5本专利技术数字环路滤波器结构及时序图。图6本专利技术相位插值控制器结构及原理示意图。图7本专利技术相位插值器实现原理示意图。图8本专利技术相位插值器电路实现方式示意图。具体实施方式下面结合附图对本专利技术的具体实施方式做进一步的说明。如图3所示，高速串行数据经过输入数据缓冲器整形后，进入高速鉴相器，相差为90度的高速时钟CKI和CKQ对串行数据进行双沿采样，依据对连续3个采样点的结果进行异或处理而得到高速时钟和串行数据间的相位关系。鉴相器输出的UP和DWN控制信号进入数字环路滤波器进行滤波处理，处理后的UP1和DWN1驱动相位插值控制器，产生对应控制信息驱动相位插值器，相位插值器输出的高速时钟进入鉴相器，从而形成了一个负反馈的闭环系统，最终高速时钟和数据的相位关系锁定在一个合适的值，实现时钟和数据的恢复。高速鉴相器采用双沿采样，使得该结构所需要的高速时钟频率只需要串行数据率的一半即可。如图4所示，连续三点的采样时钟可以有两种组合：其一为CKI的上升沿，CKQ的上升沿和CKI的下降沿，两个采样点分别记为A0，A1，A2，分别用A0与A1异或和A1与A2异或产生相位超前UP和滞后DWN的信息，如果时钟超前于数据，那么UP_I将输出高电平，DWN_I输出低电平，反之则反；另外一个组合是CKI的下降沿，CKQ的下降沿和CKI的上升沿，原理同上，产生UP_Q和DWN_Q的相位信息。鉴相器的最终输出将综合这两种组合的结果，提高鉴相器的准确性。数字环路滤波器分为两级，第一级负责将连续的相位超前UP信号和滞后DWN信号进行半速降采样处理，将连续的两个UP或者DWN信号滤除掉一个，形成有足够边沿信息的UP0和DWN0信号，第二级负责可编程的低通滤波处理，其带宽可根据实际应用进行调整或者编程，如图5所示。相位插值控制器为全数字实现，分为两个模块，用来产生满足正交关系的数字三角波Alpha和Beta。如果连续的UP1或者DWN1信号输入，相位插值控制器将输出满足正交关系的数字三角波形状，如图6所示。正常环路锁定情况下，UP1和DWN1信号将会基本等概率出现，控制器输出将围绕在某一固定值附近微小变动。相位插值器的实现原理和实现方式如图7和图8所示，由两个数字模拟转换器和乘法器组成，相位插值控制器输出Alpha和Beta经由数字模拟转换器转换成模拟量后，分别与相差为90度的两相时钟CKI和CKQ相乘并求和，得到可以360度相位移动的高速采样时钟，这里的CKI和CKQ由其它时钟单元产生，不在本专利范围之内。如果UP1信号为高，DWN1为低时，相位插值器的输出时钟将逆时钟转动，实现相位的滞后移动，反之则反。插值器的具体实现方式如图8所示，包含两个数模转换器及两个N型MOS差分对，输出负载采样电阻方式，数模转换器的增益等参数依据传输速率的高低设定。本文档来自技高网...
【技术保护点】
一种新型结构的高速时钟数据恢复电路，其特征在于包含以下功能模块和连接关系：高速数字式鉴相器，数字环路滤波器，相位插值控制器，相位插值器及数据输入缓冲器，数据解串器。
【技术特征摘要】
1.一种新型结构的高速时钟数据恢复电路，其特征在于包含以下功能模块和连接关系：高速数字式鉴相器，数字环路滤波器，相位插值控制器，相位插值器及数据输入缓冲器，数据解串器。2.根据权利要求1所述新型结构的高速时钟数据恢复电路，其特征在于：其高速数字式鉴相器是基于相差为90度的两相时钟对高速串行数据进行双沿采样，依据对连续3个采样点的结果进行异或处理而得到高速时钟和串行数据间的相位关系。3.根据权利要求1所述新型结构的高速时钟数据恢复电路，其特征在于：其数字式环路滤波器是对权利要求2所述鉴相器的输出进行滤波处理，分为两级，第一级负责将连续的相位超前和滞后控制信息进行半速降采样处理...
【专利技术属性】
技术研发人员：唐重林，刘寅，刘伟平，
申请(专利权)人：北京华大九天软件有限公司，
类型：发明
国别省市：北京,11
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