具有低泄漏电流的无结折叠I形栅场效应晶体管制造技术

本发明专利技术涉及一种具有低泄漏电流的无结折叠I形栅场效应晶体管，包括SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的绝缘层，SOI晶圆的绝缘层上方为单晶硅，单晶硅的表面上附有栅介质绝缘层，栅介质绝缘层表面附有折叠I形栅电极，栅电极紧贴栅介质绝缘层；单晶硅上表面的两端分别为源电极和漏电极，相邻单晶硅之间以及源电极和漏电极之间由绝缘介质层隔离开；将附在单晶硅上表面靠近两端的绝缘介质层刻蚀掉后形成的通孔中注入金属分别生成源电极和漏电极。在保持正向特性几乎不受影响的情况下具有低反向泄漏电流的特性，因而降低了器件的功耗，适合推广应用。

Non junction folded I gate field-effect transistors with low leakage current

The invention relates to a knot free folding I shaped gate field effect transistor with low leakage current, SOI wafer comprises a silicon substrate, above the silicon substrate of SOI wafer is an insulating layer of SOI wafer and SOI wafer above the insulating layer to the silicon, silicon on the surface of a dielectric insulating layer, a gate dielectric insulating layer surface a folding I shaped gate electrode, a gate electrode close to the gate dielectric insulating layer on the silicon surface; both ends of which are respectively as source and drain electrodes, between adjacent silicon and between the source electrode and the drain electrode left by an insulating medium layer partition; will be attached to the through hole near the upper surface of the silicon single crystal at both ends of the insulating dielectric layer is etched to form the injection of metal respectively generated source and drain electrodes. The device has the characteristics of low reverse leakage current when the forward characteristic is almost unaffected, thus reducing the power consumption of the device, and is suitable for popularization and application.

【技术实现步骤摘要】
具有低泄漏电流的无结折叠I形栅场效应晶体管
本专利技术属于超大规模集成电路制造领域，具体涉及一种适用于低功耗集成电路制造的具有低泄漏电流的无结折叠I形栅场效应晶体管结构。
技术介绍
集成电路的基本单元MOSFET根据摩尔定律的要求，尺寸会变得越来越小，随之而来的不仅仅是在制造工艺上的难度加深，各种不良效应也越发的凸显。一方面，尺寸等比例缩小，沟道越来越短，栅极控制能力的减弱使得器件难以正常工作及关断。另一方面，纳米尺度下形成陡峭的PN结合对热处理工艺要求极高。基于多栅技术的FinFETs结构以及无结型场效应晶体管可有效解决上述问题，目前已被广泛应用。基于多栅技术的FinFETs结构虽然增强了栅极对载流子的静电控制能力，并有效的抑制了短沟道效应，然而解决不了栅漏交叠区和源漏交叠区由于隧道效应所产生的隧穿泄漏电流问题。这是由于FinFETs结构并没有解决隧穿泄漏电流会由于栅电极和源电极之间距离的减小而不断增大的问题。因此基于FinFETs结构的器件会随着尺寸的进一步减小而使得器件的静态功耗持续增加。为解决上述问题，需设计出一种在深纳米尺度下既具有良好栅控能力，又具有低泄漏电流特性的场效应晶体管。
技术实现思路
专利技术目的为保证纳米级短沟道栅控场效应晶体管在保证栅控能力的同时显著降低隧穿泄漏电流，本专利技术提供一种具有低泄漏电流的无结折叠I形栅场效应晶体管。技术方案本专利技术是通过以下技术方案来实现的：一种具有低泄漏电流的无结折叠I形栅场效应晶体管，包括SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的绝缘层；SOI晶圆绝缘层上方为单晶硅，单晶硅的表面附有栅介质绝缘层，栅介质绝缘层表面附有折叠I形栅电极，栅电极紧贴栅介质绝缘层；单晶硅上表面的两端分别为源电极和漏电极，相邻单晶硅之间以及源电极和漏电极之间由绝缘介质隔离开；将附在单晶硅上表面靠近两端的绝缘介质刻蚀掉后形成的通孔中注入金属分别生成源电极和漏电极。与普通的栅电极在各位置长度一致的FinFETs器件所不同的是，本专利技术所提供的一种具有低泄漏电流的无结折叠I形栅场效应晶体管，在平行于SOI晶圆的硅衬底且沿着从源电极至漏电极的直线方向上，折叠I形栅电极位于单晶硅上方部分的长度小于折叠I形栅电极位于单晶硅两侧部分的长度，整个折叠I形栅电极呈现出被折叠的英文大写字母“I”形状，即折叠I形栅电极位于单晶硅上方部分构成字母“I”的中间“竖”的部分，而折叠I形栅电极位于单晶硅两侧部分则分别构成字母“I”的上下两“横”。折叠I形栅电极上下两“横”分别与“竖”的两端所组成的两个垂直端面均呈“凸”字形。这种构造显著增加了栅电极位于单晶硅上方部分与源电极或者漏电极之间的距离，使得隧道效应显著降低，从而有效抑制了隧穿泄漏电流。与此同时，被保留的位于单晶硅上方部分构成字母“I”的中间“竖”的部分，与位于单晶硅两侧构成字母“I”的上下两“横”部分共同构成了本专利技术所提出的折叠I形栅电极，具有同FinFETs器件相同的栅控能力。单晶硅和折叠I形栅电极之间通过栅介质绝缘层彼此绝缘；栅介质绝缘层与折叠I形栅电极内侧的形状相适应，栅介质绝缘层亦呈现出两端被折叠的英文大写字母“I”形状，其位于单晶硅上方部分构成字母“I”的中间“竖”的部分，其位于单晶硅两侧部分则分别构成字母“I”的上下两“横”；上下两“横”分别与“竖”的两端所组成的两个垂直端面均呈“凸”字形；其中间凸起的“竖”的部分被架空，下方穿入单晶硅。本专利技术所提出的折叠I形栅场效应晶体管，在保证器件具有同普通FinFETs器件相同的栅控能力的同时，显著减小了泄漏电流。优点及效果本专利技术具有如下优点及有益效果：1.低泄漏电流：由于本专利技术采用水平于晶圆部分栅极短于垂直于晶圆部分栅极的长度的在俯视角度呈现I形的栅电极：垂直于晶圆部分的栅极可以保持良好的栅控能力，削弱部分短沟道效应；水平于晶圆部分的栅极离源漏电极的距离较远，有效减小了隧穿泄漏电流，减小了静态功耗。2.短沟道效应的有效抑制：本专利技术采用无结的单晶硅作为器件的沟道部分，为多子导电，既减小了制造工艺复杂程度，降低了制造成本；也增加了有效沟道长度，进一步减小了短沟道效应，提高了亚阈值特性。附图说明图1为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在SOI衬底上形成的三维结构示意图。图2为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在SOI衬底上形成的俯视图。图3为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在剥离了位于器件上表面部分的绝缘介质层后的三维结构示意图。图4为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在剥离了位于器件上表面部分的绝缘介质层后的俯视图。图5为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在剥离了位于器件上表面部分的绝缘介质层后沿图3中横截面A所切的剖面图。图6为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在剥离了位于器件上表面部分的绝缘介质层后沿图3中横截面B所切的剖面图。图7为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在图3基础之上剥离了I形栅电极之后的三维结构示意图。图8为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在图3基础之上剥离了I形栅电极之后的俯视图。图9为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在图7基础之上剥离了源电极和漏电极之后的三维结构示意图。图10为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在图7基础之上剥离了源电极和漏电极之后的俯视图。图11为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在图9基础之上剥离了栅介质绝缘层之后的三维结构示意图。图12为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管在图9基础之上剥离了栅介质绝缘层之后的俯视图。图13至图26为本专利技术具有低泄漏电流的无结折叠I形栅场效应晶体管结构单元制备方法的一个具体实例的工艺流程图。其中，图13是步骤一示意图，图14是步骤一俯视图，图15是步骤二示意图，图16是步骤二俯视图，图17是步骤三示意图，图18是步骤三俯视图，图19是步骤四示意图，图20是步骤四俯视图，图21是步骤五示意图，图22是步骤五俯视图，图23是步骤六示意图，图24是步骤六俯视图，图25是步骤七示意图，图26是步骤七俯视图。附图标记说：1、源电极；2、漏电极；3、绝缘介质层；4、栅电极；5、栅介质绝缘层；6、单晶硅；7、SOI晶圆的绝缘层；8、SOI晶圆的硅衬底。具体实施方式下面结合附图对本专利技术做进一步的说明：本专利技术提供一种具有低泄漏电流的无结折叠I形栅场效应晶体管，通过I形的栅电极4对单晶硅中载流子分布的控制来实现低泄漏电流性质。对栅电极4加正电压使器件处于导通状态。折叠I形栅电极4位于单晶硅6两侧部分则分别构成字母“I”的上下两“横”的部分，其长度较长，对单晶硅中的载流子分布起到主要的控制作用；而折叠I形栅电极4位于单晶硅6上方部分构成字母“I”的中间“竖”的部分，其长度较短，并位于单晶硅6的中央位置，采用这样的结构特征，一方面保证折叠I形栅电极4与源电极1和漏电极2之间具有距离较大，从而使得电极之间交叠处的电场显著减弱，进而使由隧道效应而产生的泄漏电流显著减小。另一方面，由于当器件工作在亚阈值状态下，单晶硅的电势极值出现在中间区域附近，而对电势极值点栅控本文档来自技高网...

【技术保护点】
一种具有低泄漏电流的无结折叠I形栅场效应晶体管，包括SOI晶圆的硅衬底（8），其特征在于：SOI晶圆的硅衬底（8）上方为SOI晶圆的绝缘层（7），SOI晶圆的绝缘层（7）上方为单晶硅（6），单晶硅（6）的表面上附有栅介质绝缘层（5），栅介质绝缘层（5）表面附有折叠I形栅电极（4），金属栅电极紧贴栅介质绝缘层（5）；单晶硅（6）上表面的两端分别为源电极（1）和漏电极（2），相邻单晶硅（6）之间以及源电极（1）和漏电极（2）之间由绝缘介质层（3）隔离开；将附在单晶硅（6）上表面靠近两端的绝缘介质层（3）刻蚀掉后形成的通孔中注入金属分别生成源电极（1）和漏电极（2）。

【技术特征摘要】
1.一种具有低泄漏电流的无结折叠I形栅场效应晶体管，包括SOI晶圆的硅衬底（8），其特征在于：SOI晶圆的硅衬底（8）上方为SOI晶圆的绝缘层（7），SOI晶圆的绝缘层（7）上方为单晶硅（6），单晶硅（6）的表面上附有栅介质绝缘层（5），栅介质绝缘层（5）表面附有折叠I形栅电极（4），金属栅电极紧贴栅介质绝缘层（5）；单晶硅（6）上表面的两端分别为源电极（1）和漏电极（2），相邻单晶硅（6）之间以及源电极（1）和漏电极（2）之间由绝缘介质层（3）隔离开；将附在单晶硅（6）上表面靠近两端的绝缘介质层（3）刻蚀掉后形成的通孔中注入金属分别生成源电极（1）和漏电极（2）。2.根据权利要求1所述的具有低泄漏电流的无结折叠I形栅场效应晶体管，其特征在于：在平行于SOI晶圆的硅衬底且沿着从源电极（1）至漏电极（2）的直线方向上，折叠I形栅电极（4）位于单晶硅（6）上方部分的长度小于折叠I形栅电极（4）位于单晶硅（6）两侧部分的...

【专利技术属性】
技术研发人员：刘溪，杨光锐，靳晓诗，
申请(专利权)人：沈阳工业大学，
类型：发明
国别省市：辽宁,21