一种基于射频直接采样的全数字AIS接收机系统技术方案

本发明专利技术公开了一种基于射频直接采样的全数字AIS接收机系统，包括接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、温补晶振、锁相环PLL时钟合成器、GPS接收器和主机。本发明专利技术采用射频直接采样方式，省去了模拟混频器、锁相环频率合成器、滤波器、基带解调芯片等有源器件，降低了模拟器件噪声带来的影响；利用FPGA芯片在数字域内完成信号下变频，避免了模拟混频器带来非线性失真的问题；系统结构简单清晰，硬件规模小，配置灵活，且性能良好，能够接收AIS消息最远距离可达50公里。

【技术实现步骤摘要】

本专利技术属于无线通信
，涉及船舶自动识别系统（AIS）领域，具体涉及一种基于射频直接采样的全数字AIS接收机系统。
技术介绍
AIS技术发展至今已有20年时间，在此期间，AIS技术为海上航运安全和相关部门监管提供了强有力的帮助。AIS系统由岸上设备和船载设备共同组成，该系统在VHF频段发送数据，采用高斯最小频移键控/调频（GMSK/FM）调制方式，向外发送包括船舶位置、航速、航向、船只识别码等信息。其中，接收机是AIS系统中的重要组成部分，接收机的性能直接影响了能够接收到船舶信息的最远距离以及AIS系统覆盖范围内能接收到信息的船舶数目，从而影响了整个AIS系统的性能。目前的AIS接收机一般采用超外差式结构，即利用模拟混频器对接收到的信号进行多次混频来完成下变频处理，再利用专用基带解调芯片对AIS基带信号解调、解码。然而模拟混频器存在非线性失真、镜像频率干扰等缺点，且超外差式接收机结构复杂，电路体积大，系统灵活性较差。
技术实现思路
本专利技术的目的就在于克服现有技术存在的上述缺点和不足，研制一种基于射频直接采样的全数字AIS接收机系统，从而简化电路结构，增强系统灵活性，提高系统性能。本专利技术的技术方案如下：一种基于射频直接采样的全数字AIS接收机系统，包括接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机、温补晶振、锁相环PLL时钟合成器、GPS接收器；所述单极子接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机依次连接；所述GPS接收器与主机连接；所述温补晶振与锁相环PLL时钟合成器连接；所述锁相环PLL时钟合成器分别与模/数转换器、现场可编程门阵列芯片FPGA连接。其中，所述模拟前端包括依次相连的射频低噪声放大器、压控增益放大器和射频带通滤波器；通过放大、滤波处理将天线接收到的微弱信号调理至适合模/数转换器采样的范围；射频低噪放大器对接收天线接收到的小信号进行放大；压控增益放大器用于调理信号大小，使之不超过模/数转换器的输入范围；射频带通滤波器用于滤除带外的噪声信号，同时避免射频直接采样后发生频谱混叠。其中，所述模/数转换器采用射频直接采样方式，最高采样频率需高于射频信号带宽的两倍以上，以满足射频直接采样的要求；模/数转化器的模拟信号输入带宽必须高于信号最高频率，否则模拟信号将被模/数转换器的前置调理电路滤除，无法进行模/数转换。其中，所述射频直接采样，实际是信号频谱以采样频率为间隔做等间隔搬移，因此要求采样频率至少高于信号带宽的两倍，否则采样后频谱会发生混叠，无法将原始信号分离；射频直接采样方式在硬件结构上省去了模拟混频器、频率合成器、滤波器等多个模拟器件，优化了电路结构，减小了电路体积。其中，所述现场可编程门阵列芯片FPGA是整个系统的信号处理核心；包括依次连接的NIOSII控制器、本征信号发生器、数字下变频模块、解调模块、解码模块、数据打包模块。在数字域完成信号混频，避免了模拟混频器产生非线性失真的影响；在数字域完成大部分信号处理工作，避免了复杂的模拟电路带来电路噪声的影响，能够获得比现有超外差接收机更优良的性能指标。其中，所述采用USB传输控制器，使硬件系统和主机之间的数据传输能够通过通用USB接口直接完成，传输速度可达48Mbps，数据传输稳定，接口方便简单。本专利技术的工作原理是：单极子接收天线接收到的微弱信号经过模拟前端放大、滤波后，模/数转换器对其进行射频直接采样，利用FPGA芯片在数字域内完成数字混频、滤波、信号解调、消息解码、数据打包发送等工作，得到的码流通过USB传输控制器上传至主机，做进一步的译码工作从而提取AIS信号中的信息，同时GPS接收器接收GPS信号后，将信息上传至主机。与现有技术相比，本专利技术具有以下优点和积极效果：1.采用射频直接采样方式，硬件结构中省去了模拟混频器、频率合成器、基带滤波器等模拟器件，大大简化了电路结构和体积，同时也降低了模拟器件噪声带来的影响，得到更好的性能指标。2.在数字域中完成信号混频，避免了模拟混频器非线性失真的问题，相比模拟混频能够获得更高的信号质量；在数字域中完成信号处理工作，不仅在硬件结构上省去了基带信号解调电路，同时也提高了系统灵活性，降低了系统修改成本，有利于后续系统性能进一步提高和功能拓展的工作；另外，由于数字电路的噪声容忍能力更高，因此全数字式的硬件结构也提高了接收机系统的抗干扰能力。附图说明图1为本专利技术实施例的系统连接框图。图2为本专利技术实施例中模拟前端的结构框图。图3为本专利技术实施例中射频直接采样的工作原理图；图3（a）为原始信号频谱图，图3（b）为采样后信号频谱图。图4为本专利技术实施例中时钟管理的实施框图。图5为本专利技术实施例中电源管理的实施框图。图6为本专利技术实施例中数字域的信号处理框图。其中，1-接收天线，2-模拟前端，3-模/数转换器，4-采样数字信号，5-FPGA芯片，6-USB传输控制器，7-主机，8-GPS接收器，9-10MHz温补晶振，10-PLL时钟合成器。具体实施方式下面结合附图和实施例详细说明：图1所示为本专利技术的系统连接框图，包括单极子接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机、温补晶振、锁相环PLL时钟合成器、GPS接收器；单极子接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机依次连接；GPS接收器与主机连接；温补晶振与锁相环PLL时钟合成器连接；锁相环PLL时钟合成器分别与模/数转换器、现场可编程门阵列芯片FPGA连接；模拟前端包括依次连接的射频放大器、压控增益放大器和射频带通滤波器。单极子接收天线接收到的微弱信号进入模拟前端；模拟前端对微弱信号进行放大、滤波调理，使信号大小适合模/数转换器采样，同时也降低系统的噪声系数，保证信号质量；模拟前端输出的射频信号由模/数转换器进行射频直接采样；采样后的数字信号传输至FPGA芯片内部，FPGA芯片内部基于DDS原理构建一个本征信号发生器，利用FPGA芯片内集成的NIOSII控制器控制本征信号的产生，本征信号与数字信号进行数字混频，以此完成数字下变频，下变频后的基带信号进行信号解调、信号解码、数据重新打包等工作；打包好的码流通过USB传输控制器上传至主机；同时GPS接收器将GPS信息通过串口上传至主机；接收机系统上电后，FPGA芯片先对PLL时钟合成器进行配置，10MHz温补晶振的时钟信号经过PLL时钟合成器后，输出两路低噪低抖动的时钟信号分别给FPGA芯片和模/数转化器，系统开始正常工作。图2所示为本专利技术中模拟前端的结构框图，模拟前端包括依次连接的射频低噪放大器、压控增益放大器和射频带通滤波器；射频低噪放大器对单极子天线接收到的微弱信号进行第一级放大，同时射频低噪放大器极低的噪声系数可以保证信号不被淹没在噪声内；压控增益放大器对信号进行自动增益控制，将信号调理到适合模/数转换器采样的电压范围；射频带通滤波器以信号中心频率为中心频率，滤波器带宽大于信号带宽，以保证需要的信号能够进入后续处理，而滤除无用信号和电磁噪声。图3所示为射频直接采样的原理图，其中（a）为原始信号频本文档来自技高网...

【技术保护点】
一种基于射频直接采样的全数字AIS接收机系统，其特征在于：包括接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机、温补晶振、锁相环PLL时钟合成器、GPS接收器；所述接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机依次连接；所述GPS接收器与主机连接；所述温补晶振与锁相环PLL时钟合成器连接；所述锁相环PLL时钟合成器分别与模/数转换器、现场可编程门阵列芯片FPGA连接。

【技术特征摘要】
1.一种基于射频直接采样的全数字AIS接收机系统，其特征在于：包括接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机、温补晶振、锁相环PLL时钟合成器、GPS接收器；所述接收天线、模拟前端、模/数转换器、现场可编程门阵列芯片FPGA、USB传输控制器、主机依次连接；所述GPS接收器与主机连接；所述温补晶振与锁相环PLL时钟合成器连接；所述锁相环PLL时钟合成器分别与模/数转换器、现场可编程门阵列芯片FPGA连接。2.按权利要求1所述的一种基于射频直接采样的全数字AIS接收机系统，其特征在于：所述模拟前端包括依次连接的射频低噪声放大器、压控增益放大器和射频带通滤波器，通过放大、滤波处理将天线接收到的微弱信号调理至...

【专利技术属性】
技术研发人员：文必洋，王思捷，赵久瑞，田震，
申请(专利权)人：武汉大学，
类型：发明
国别省市：湖北;42