一种基于FPGA的AIS基带信号处理系统及方法技术方案

本发明专利技术公开了一种基于FPGA的AIS基带信号处理系统及方法，系统包含CORDIC相位计算模块、频率计算模块、判决整形模块、位同步模块、HDLC解包模块。CORDIC相位计算模块与频率计算模块、判决整形模块、位同步模块、HDLC解包模块，各模块依次连接；HDLC解包模块包含有NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块、字节反转子模块，各子模块依次连接。本发明专利技术基于FPGA的AIS基带信号处理方法可以同时完成AIS信号的解调和解码，在解调时利用CORDIC相位计算简化了鉴频方法，减少了FPGA资源的占用，结构清晰简单，可灵活的实现任意HDLC协议，特别适用于全数字的AIS接收机当中。

【技术实现步骤摘要】

本专利技术属于通信
，特别涉及到一种基于FPGA的AIS的基带信号处理系统及方法。
技术介绍
目前国内许多AIS接收设备的接收功能是由AIS信号解调专用芯片(如英国cml公司生产的cmx910和cmx7042等)在零中频下实现。AIS前端射频信号经过放大和下变频后得到AIS基带信号，再由芯片解调得到AIS信息码。一方面来说，前端射频与芯片间为基带接口，这种结构不利于设备功能拓展和改进，也不适合AIS接收模块的单独调试。另一方面，AIS属于专业市场，市场容量有限，对这种专用芯片需求量不大，因此很多公司都减少了AIS解调芯片的生产，研发能够有效替代这种专用芯片是很有必要的。AIS信号采用GMSK制形式，可将AIS信号表示为：码元经过高斯滤波器积分后可表示为：在数字解调端采用正交信号解调，信号的同相分量和正交分量分别为：在数字差分解调时需要计算瞬时频率，f(n)表示频率，表示相位FPGA属于乘法和除法等计算资源很有限的数字系统，不适宜直接在FPGA内部直接做除法和反正切运算，而CORDIC算法求反正切只进行简单的加减运算，能够有效地在FPGA中实现这一功能。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种基于FPGA的AIS基带信号处理系统及方法，改善了传统AIS基带处理芯片拓展性差的问题，且有效降低了FPGA在设计当中大量的资源耗损。本专利技术的系统所采用的技术方案是：一种基于FPGA的AIS基带信号处理系统，其特征在于：包括CORDIC相位计算模块、频率计算模块、判决整形模块、位同步模块、HDLC解包模块；所述CORDIC相位计算模块与频率计算模块、判决整形模块、位同步模块、HDLC解包模块依次串联连接；所述HDLC解包模块包括NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块，所述NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块依次串联连接。本专利技术的方法所采用的技术方案是：一种基于FPGA的AIS基带信号处理方法，其特征在于，包括以下步骤：步骤1：对于两路正交的基带信号，对于每一个码元时间采样M个点，并利用CORDIC相位计算模块计算出当前基带信号的瞬时相位，并将其结果发送给频率计算模块计算频率，频率计算结果输入到判决整形模块做过零判决得到二进制码；其中，M取正整数；步骤2：将步骤1所得到的二进制码输入到位同步模块，位同步模块实际上是一个数字锁相环，输入码元速率和同步码，输出即为同步时钟，以该时钟为采样时钟对二进制码进行采样，实现通信的位同步；步骤3：对同步后的二进制码进行HDLC的解包处理，完成AIS信息的解码和校验，完成整个基带处理流程。作为优选，步骤1中所述利用CORDIC相位计算模块计算出当前基带信号的瞬时相位，其具体实现过程是针对基带Q信号和基带I路信号，判断信号在当前时刻相位所在的象限，I、Q值作为初始向量(x(0),y(0))，每次旋转arctan2-i，i为旋转次数，得到旋转后的向量(x(i),y(i))旋转前与旋转后满足下列关系：如果满足y(i)<0:x(i+1)＝x(i)-y(i)·2-iy(i+1)＝y(i)+x(i)·2-iz(i+1)＝z(i)-arctan2-i不满足时:x(i+1)＝x(i)+y(i)·2-iy(i+1)＝y(i)-x(i)·2-iz(i+1)＝z(i)+arctan2-i其中z(i+1)为i次累计旋转角度，x(i+1)为i次旋转后的相对横坐标，y(i+1)为i次旋转后的相对纵坐标，i≤M。作为优选，步骤1中所述频率计算结果为其中为当前CORDIC计算结果，为上一采样点计算结果，f(n)为当前频率值。作为优选，步骤1中所述频率计算结果输入到判决整形模块做过零判决得到二进制码，是频率结果大于0判决为1，小余0则判决为0。作为优选，步骤2的具体实现过程是输入码元频率控制字，时钟产生与码元速率一致的频率，双相时钟源产生两路反向且频率为N倍码元速率的时钟；N分频器输出与输入码元相位比较，得到超前和滞后脉冲，双向时钟与超前和滞后脉冲相与，再做异或操作，结果作为N分频器输入，实现锁相，输出位同步时钟。作为优选，步骤3中所述对同步后的二进制码进行HDLC的解包处理，是将二进制码利用NRZI解码子模块解码后，发送给帧头检测子模块，检测到帧头之后存储当前数据，而后检测结束位接收结束；接下来以开始标志位末位的后一位为起点遍历整个序列，将序列放入利用去除插补零子模块处理，随后将数据序列输入CRC校验子模块进行校验，校验正确后利用字节反转子模块进行反转处理，反转结果输出整个AIS数据链，完成整个HDLC的解包。作为优选，所述将序列放入利用去除插补零子模块处理，是若在5个连续1后面遇到1个0，则把0去除掉。作为优选，所述校验正确后利用字节反转子模块进行反转处理，是以字节为单位的反转，高位与低位相交换。与现有技术相比，本专利技术具有以下优点和有益效果：本专利技术基于FPGA的AIS基带信号处理方法可以同时完成AIS信号的解调和解码，在解调时简化了鉴频方法，减少了FPGA资源的占用，结构清晰简单，可灵活地实现任意HDLC协议，特别适用于全数字的AIS接收机当中。附图说明图1为本专利技术实施例的系统结构简图；图2为本专利技术中实施例的CORDIC相位计算模块出计算当前基带信号的瞬时相位的流程图；图3为本专利技术实施例中位同步的流程图；图4为本专利技术实施例中的HDLC解包的流程图。具体实施方式为了便于本领域普通技术人员理解和实施本专利技术，下面结合附图及实施例对本专利技术作进一步的详细描述，应当理解，此处所描述的实施示例仅用于说明和解释本专利技术，并不用于限定本专利技术。请见图1，本专利技术提供的一种基于FPGA的AIS基带信号处理系统，包括CORDIC相位计算模块、频率计算模块、判决整形模块、位同步模块、HDLC解包模块；CORDIC相位计算模块与频率计算模块、判决整形模块、位同步模块、HDLC解包模块依次串联连接；HDLC解包模块包括NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块，NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块依次串联连接。本专利技术提供的一种基于FPGA的AIS基带信号处理方法，包括以下步骤：步骤1：步骤1：对于两路正交的基带信号，对于每一个码元时间采样10个点，并利用CORDIC相位计算模块出计算出当前基带信号的瞬时相位，并将其结果发送给频率计算模块计算频率，频率计算结果输入到判决整形模块做过零判决得到二进制码；请见图2，利用CORDIC相位计算模块出计算出当前基带信号的瞬时相位，其具体实现过程是针对基带Q信号和基带I路信号，判断信号在当前时刻相位所在的象限，I、Q值作为初始向量(x(0),y(0))，每次旋转arctan2-i，i为旋转次数，得到旋转后的向量(x(i),y(i))旋转前与旋转后满足下列关系：如果满足y(i)<0:x(i+1)＝x(i)-y(i)·2-iy(i+1)＝y(i)+x(i)·2-iz(i+1)＝z(i)-arctan2-i不满足时:x(i+1)＝x(i)+y(i)·2-iy(i+1)＝y(i)-x(i)·本文档来自技高网...

【技术保护点】
一种基于FPGA的AIS基带信号处理系统，其特征在于：包括CORDIC相位计算模块、频率计算模块、判决整形模块、位同步模块、HDLC解包模块；所述CORDIC相位计算模块与频率计算模块、判决整形模块、位同步模块、HDLC解包模块依次串联连接；所述HDLC解包模块包括NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块，所述NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块依次串联连接。

【技术特征摘要】
1.一种基于FPGA的AIS基带信号处理系统，其特征在于：包括CORDIC相位计算模块、频率计算模块、判决整形模块、位同步模块、HDLC解包模块；所述CORDIC相位计算模块与频率计算模块、判决整形模块、位同步模块、HDLC解包模块依次串联连接；所述HDLC解包模块包括NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块，所述NRZI解码子模块、帧头检测子模块、去除插补零子模块、CRC校验子模块，字节反转子模块依次串联连接。2.一种基于FPGA的AIS基带信号处理方法，其特征在于，包括以下步骤：步骤1：对于两路正交的基带信号，对于每一个码元时间采样M个点，并利用CORDIC相位计算模块计算出当前基带信号的瞬时相位，并将其结果发送给频率计算模块计算频率，频率计算结果输入到判决整形模块做过零判决得到二进制码；其中，M取正整数；步骤2：将步骤1所得到的二进制码输入到位同步模块，位同步模块实际上是一个数字锁相环，输入码元速率和同步码，输出即为同步时钟，以该时钟为采样时钟对二进制码进行采样，实现通信的位同步；步骤3：对同步后的二进制码进行HDLC的解包处理，完成AIS信息的解码和校验，完成整个基带处理流程。3.根据权利要求2所述的基于FPGA的AIS基带信号处理方法，其特征在于：步骤1中所述利用CORDIC相位计算模块计算出当前基带信号的瞬时相位，其具体实现过程是针对基带Q信号和基带I路信号，判断信号在当前时刻相位所在的象限，I、Q值作为初始向量(x(0),y(0))，每次旋转arctan2-i，i为旋转次数，得到旋转后的向量(x(i),y(i))旋转前与旋转后满足下列关系：如果满足y(i)<0:x(i+1)＝x(i)-y(i)·2-iy(i+1)＝y(i)+x(i)·2-iz(i+1)＝z(i)-arctan2-i不满足时:x(i+1)＝x(i)+y(i)·2-iy(i+1)＝y(i)-x(i)·2-iz(...

【专利技术属性】
技术研发人员：文必洋，赵久瑞，王思捷，田震，
申请(专利权)人：武汉大学，
类型：发明
国别省市：湖北;42