用于控制晶体管的方法和控制电路技术

本发明专利技术的主题涉及用于控制晶体管的方法。晶体管具有控制端子和负载线路。控制电路具有逻辑单元和控制信号发生器。控制信号发生器输出随时间变化的控制电压以控制晶体管。控制信号发生器获得目标状态信息，根据其接通或保持该晶体管，或者切断或保持该晶体管。向控制信号发生器传送第一短路信息信号，其包括关于电负载潜在地存在短路的信息。通过其将控制电压调节为在接通阈值之上的值或值范围，但是限制于最大的第一接通电压极值，控制信号发生器在第一时间点接通晶体管。控制信号发生器决定是否保持将控制电压最大限制在第一接通电压极值，或是否将晶体管的控制电压调节为大于或者等于大于第一接通电压极值的第二接通电压阈值的值或值范围。

【技术实现步骤摘要】

本专利技术涉及一种用于控制晶体管的方法，以及一种用于晶体管的控制电路。该晶体管在此尤其能够用于开关电负载。
技术介绍
晶体管广泛地用作电开关。由于其高的开关频率，晶体管能够以该高频率运行，晶体管不仅适用为“静态的”开关，其在较长的时间段，如几秒、几分钟或几小时中是关闭的，而且也适用于周期地或者脉冲地控制负载。周期地或者脉冲地控制的晶体管例如用在电感负载的驱动电路中，例如用在电动机、磁阀等的半桥或全桥驱动中。其他的使用范围为开关转换器或者是开关电源，其中周期地控制晶体管用于调节电流消耗并且因此用于调节输出电压。但是本专利技术不限于这些应用。为了控制晶体管通常通过逻辑单元输出数字控制信号且向控制信号发生器发送，控制信号发生器根据该数字控制信号生成用于晶体管的控制电压。数字控制信号表明，晶体管应当接通还是应当维持不变，或者其应当切断还是维持不变。例如该数字控制信号的高电平能够意味着，应当接通该晶体管，且低电平能够意味着，应当切断该晶体管。当晶体管例如IGBT或者MOSFET在正常运行时接通时，其负载电流I(即通过在发射极和集电极之间的或者在源极和漏极之间的负载线路的电流)被运行电压VB和负载(更精确的：其电阻RL)限制。在晶体管完全接通的情况下通过该负载线路的最小电压也被称作导通电压或者饱和电压VCE,SAT。在正常运行时晶体管中消耗的损耗功率PV适用于：PV＝I·VCE,SAT。在接通状态下晶体管在所给的栅极电压VGE(即在IGBT中在栅极和发射极之间的电压或者是在MOSFET中在栅极和源极之间的电压)下传导确定的最大负载电流I，该最大负载电流I也被称作饱和电流ISAT。因此该饱和电流ISAT取决于所选择的栅极电压VGE。因为在短路情况下通过晶体管的负载线路的整个运行电压下降(VCE＝VB)，该负载电流I通常增大到饱和电流ISAT。在短路运行时，即当与负载线路串联连接的负载存在短路时，损耗功率PMAX适用于：PMAX＝VB·ISAT。短路运行时消耗的能量EMAX适用于：EMAX＝VB·ISAT·tSC，其中tSC称作出现负载的短路直至切断晶体管之间的时间。为了避免晶体管的热流失(“热失控”)，能量EMAX应当保持低于危急能量EKRIT，因为否则晶体管由于其非常高的热漏电流(“热漏电流”)被热流失破坏。运行电压VB通常由该申请预定。对探测短路和紧接着切断晶体管来说所必须的时间tSC，主要取决于外部参数。实质上能够为晶体管设置高的短路电阻，从而tSC能够选择得相对比较长。但是这伴随着低的饱和电压ISAT和高的导通电压，因此该导通电压在正常运行时具有更高的消耗。这样在一方面正常运行时的好的表现和另一方面所需要的短路稳定性之间存在目标冲突。晶体管如IGBT或者MOSFET的饱和电流ISAT以及饱和电压VCE,SAT如已经提到的取决于施加在晶体管的栅极端子上的栅极电压VGE。如果该栅极电压仅稍微大于晶体管的接通阈值电压Vth，那么该饱和电流ISAT相对较小且该饱和电压VCE,SAT相对较大。施加在该栅极端子上的栅极电压VGE越高，那么饱和电流ISAT越高且饱和电压VCE,SAT和正常运行时的消耗越低。饱和电压VCE,SAT和栅极电压VGE之间的关系不是线性的。从栅极电压VGE超过一定的电平开始进一步的提高不再导致饱和电压VCE,SAT的显著降低。为了探测负载的短路实质上已知的是，通过短路监测来监测测量值，该测量值能够推出负载出现短路，并且当该测量值的监测对应于存在短路，截止地控制该晶体管且由此关断(保护关断)。在一定的状况下自然发生的是，短路监测错误地表示负载的短路，而实际上不存在负载的短路。在这些情况下将没有必要关断晶体管。例如短路监测能够考虑通过晶体管的负载路线的电流作为测量值。当此时与晶体管电连接的电容，例如电容器或者寄生的电容如电端子功率和连接功率，由于接入电容器而充电或者是再充电时，其能够使得，通过晶体管的负载线路的电流暂时高达比通过晶体管的最大可靠的持续电流更高的值。因此该短路监测，为了避免破坏晶体管，向逻辑单元输出信号，这导致晶体管被计划外地关断。为了避免这种计划外地(即以待错误地示出的负载的短路为条件的)关断晶体管以及实现晶体管按照规定地开关运行，必须在从接通晶体管开始的一定的等待持续时间(通常：10μs)内避免计划外地关断晶体管，直至在接入后能够明确确定，实际上是否存在负载的短路。对这种情况，即接通晶体管时已经存在负载的短路且短路监测正确地认为存在负载的短路，晶体管必须处于这样的状况，即在接通状态下(即当其负载线路导通时)不受损害地度过等待持续时间。为此实质上能够使用更低效率的晶体管(即具有更高的导通损耗的晶体管)，这当然在正常运行时导致不期望的损失。因此人们转向，只要短路监测在等待持续时间的过程中不显示短路，则在接通时在预定的等待持续时间内以减小的控制电压控制晶体管，并且在经过等待持续时间之后提高该控制电压。预设的等待持续时间和减小的控制电压如此相互协调，使得当负载在整个等待持续时间短路时，晶体管也不受损害。因为确定种类的控制电路通常以不同的硬件结构的连接来运行，因此这些电容不会从一开始就确定。因此等待时间必须包括足够的安全性提高。但是这导致，当短路监测没有显示短路时，在等待时间期间接着也以降低的控制电压控制晶体管。而这又造成以减小的效率运行。
技术实现思路
本专利技术的任务在于，提出一种用于控制晶体管的方法，该晶体管能够以高效率运行且其中尽管在与该晶体管连接的负载的短路的情况下损害的风险降低。另一任务在于，提出相应的用于控制与负载连接的晶体管的控制电路。该任务通过根据权利要求1所述的方法或者是通过根据权利要求22所述的控制电路解决。本专利技术的技术方案和进一步研究是从属权利要求的客体。第一主题涉及一种用于控制晶体管的方法，该晶体管具有控制端子和负载线路。该控制借助于控制电路实现，该控制电路具有逻辑单元和控制信号发生器。该控制信号发生器构造用于，输出随时间变化的控制电压，通过该控制电压控制该晶体管。该控制信号发生器从逻辑单元获得目标状态信息，根据该目标状态信息实质上应当接通或者保持该晶体管，或者根据该目标状态信息实质上应当切断或者保持该晶体管。向控制信号发生器传送短路监测单元的第一短路信息信号，第一短路信息信号包括关于与负载线路串联连接的电负载潜在地存在短路的信息。作为对目标状态信息的反应，通过控制信号发生器将控制电压调节为在晶体管的接通阈值之上的值或者值范围，但是限制于最大的第一接通电压极值上，控制信号发生器在第一时间点接通晶体管。该控制信号发生器根据第一短路信息信号决定，其是否保持将控制电压最大限制在第一接通电压极值，或者其是否将晶体管的控制电压调节为大于或者等于第二接通电压极值的值或者值范围，该第二接通电压极值大于第一接通电压极值。第二主题涉及一种用于控制晶体管的控制电路，该晶体管具有控制端子和负载线路。该控制通过控制电路实现，该控制电路具有逻辑单元和控制信号发生器。该控制信号发生器构造用于，输出用于控制晶体管的随时间变化的控制电压。该逻辑单元构造用于，输出目标状态信息，根据该目标状态信息实质上应当接通或保持该晶体管，或者根据该目标状态信息实质上应当切断或保持该晶体管。该控制电路构造用于，向控本文档来自技高网...

【技术保护点】
一种用于借助控制电路(100)来控制晶体管(30)的方法，所述晶体管(30)具有控制端子(G)和负载线路(C‑E)，所述控制电路(100)具有逻辑单元(20)和控制信号发生器(10)，其中所述控制信号发生器(10)构造用于，输出随时间变化的控制电压(V10)，通过所述控制电压(V10)控制所述晶体管(30)，其中所述控制信号发生器(10)从所述逻辑单元(20)获得目标状态信息，根据所述目标状态信息实质上应当接通或保持所述晶体管(30)，或者根据所述目标状态信息实质上应当切断或保持所述晶体管(30)；向所述控制信号发生器(10)传送短路监测单元(40)的第一短路信息信号(SC1)，所述第一短路信息信号(SC1)包括关于与所述负载线路(C‑E)串联连接的电负载(50)潜在地存在短路的信息；作为对目标状态信息的反应，通过所述控制信号发生器(10)将所述晶体管(30)的控制电压(V10)调节为在所述晶体管(30)的接通阈值(Vth)之上的值或者值范围，但是限制于最大的第一接通电压极值(Von1)，所述控制信号发生器(10)在第一时间点(t1)接通所述晶体管(30)；以及所述控制信号发生器(10)根据所述第一短路信息信号(SC1)决定，其是否保持将所述控制电压(V10)最大限制于所述第一接通电压极值(Von1)，或者其是否将所述晶体管(30)的所述控制电压(V10)调节为大于或者等于第二接通电压极值(Von2)的值或者值范围，所述第二接通电压极值(Von2)大于所述第一接通电压极值(Von1)。...

【技术特征摘要】
2015.08.27 DE 102015114284.81.一种用于借助控制电路(100)来控制晶体管(30)的方法，所述晶体管(30)具有控制端子(G)和负载线路(C-E)，所述控制电路(100)具有逻辑单元(20)和控制信号发生器(10)，其中所述控制信号发生器(10)构造用于，输出随时间变化的控制电压(V10)，通过所述控制电压(V10)控制所述晶体管(30)，其中所述控制信号发生器(10)从所述逻辑单元(20)获得目标状态信息，根据所述目标状态信息实质上应当接通或保持所述晶体管(30)，或者根据所述目标状态信息实质上应当切断或保持所述晶体管(30)；向所述控制信号发生器(10)传送短路监测单元(40)的第一短路信息信号(SC1)，所述第一短路信息信号(SC1)包括关于与所述负载线路(C-E)串联连接的电负载(50)潜在地存在短路的信息；作为对目标状态信息的反应，通过所述控制信号发生器(10)将所述晶体管(30)的控制电压(V10)调节为在所述晶体管(30)的接通阈值(Vth)之上的值或者值范围，但是限制于最大的第一接通电压极值(Von1)，所述控制信号发生器(10)在第一时间点(t1)接通所述晶体管(30)；以及所述控制信号发生器(10)根据所述第一短路信息信号(SC1)决定，其是否保持将所述控制电压(V10)最大限制于所述第一接通电压极值(Von1)，或者其是否将所述晶体管(30)的所述控制电压(V10)调节为大于或者等于第二接通电压极值(Von2)的值或者值范围，所述第二接通电压极值(Von2)大于所述第一接通电压极值(Von1)。2.根据权利要求1所述的方法，其中确定等待持续时间(TW)；以及作为对以下情况的反应所述控制信号发生器(10)将所述控制电压(V10)调节为大于或者等于所述第二接通电压极值(Von2)的值或者值范围：所述第一短路信息信号(SC1)-直接在经过所述等待持续时间(TW)之后允许推断出，不存在所述负载(50)的潜在的短路；或者-在所述等待持续时间(TW)的期间允许推断出所述负载(50)的潜在的短路，并且之后同样在所述等待持续时间(TW)的期间允许推断出，不再存在所述负载(50)的潜在的短路。3.根据权利要求2所述的方法，其中通过所述控制电压(V10)从接通起直至经过所述等待持续时间(TW)被不间断地保持在所述接通阈值(Vth)之上，所述晶体管(30)从接通起直至至少经过所述等待持续时间(TW)不间断地保持接通。4.根据权利要求2或3中任一项所述的方法，其中所述等待持续时间(TW)至少为2μs或者至少为5μs或者至少为10μs。5.根据权利要求2至4中任一项所述的方法，其中所述等待持续时间(TW)小于或者等于10μs。6.根据权利要求2至5中任一项所述的方法，其中所述等待持续时间(TW)从所述第一时间点(t1)起开始推移。7.根据权利要求2至6中任一项所述的方法，其中当所述第一短路信息信号(SC1)允许推断出所述负载(50)的潜在的短路，通过所述控制信号发生器(10)将向所述晶体管(30)传送的控制电压(V10)调节到在所述接通阈值(Vth)之上的值或者值范围，于是所述晶体管(30)在所述等待持续时间(TW)的期间自行保持接通。8.根据前述权利要求中任一项所述的方法，其中所述控制信号发生器(10)不通过所述逻辑单元(20)获得所述第一短路信息信号(SC1)。9.根据权利要求2至8中任一项所述的方法，其中所述逻辑单元(20)在预定的大于所述等待持续时间(TW)的目标接通持续时间(Ton)中不间断地输出作为目标状态信息的接通信息，根据所述接通信息应当保持接通所述晶体管(30)；以及作为对所述接通信息的反应，只要所述第一短路信息信号(SC1)在经过所述等待持续时间(TW)之后直到经过所述目标接通持续时间(Ton)的时间段内允许推断出与所述负载线路(C-E)串联连接的负载(50)潜在地存在短路，所述控制信号发生器(10)在所述第一时间点(t1)处接通所述晶体管(30)，在整个预定的目标接通持续时间(Ton)的期间使其接通，以及在经过预定的目标接通持续时间(Ton)后符合标准地关断。10.根据权利要求2至9中任一项所述的方法，其中向所述逻辑单元(20)传送第二短路信息信号(SC2)，所述第二短路信息信号(SC2)包括关于所述负载(50)潜在地存在短路的信息；作为对以下情况的反应所述逻辑单元(20)向所述控制信号发生器(10)输出以短路为条件的切断信息：在经过所述等待持续时间(TW)之后但是在经过所...

【专利技术属性】
技术研发人员：R·拜雷尔，J·G·拉文，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE