实施堆叠芯片高动态范围图像传感器的方法及系统技术方案

本申请案涉及一种实施堆叠芯片高动态范围图像传感器的方法及系统。在图像传感器中实施堆叠芯片HDR算法的方法开始于使用像素阵列捕获具有第一曝光时间的第一帧及具有与所述第一曝光时间相比更长或更短的第二曝光时间的第二帧。像素阵列安置于第一半导体裸片中且被划分成像素子阵列。每一像素子阵列布置成像素群组，且每一像素群组布置成像素单元阵列。安置于第二半导体裸片中的读出电路获取第一帧及第二帧的图像数据。每一像素子阵列通过多个导体中的对应一者耦合到对应读出电路。ADC电路将来自第一帧及第二帧的图像数据转换成第一ADC输出及第二ADC输出。位于所述第二半导体裸片上的功能逻辑将第一ADC输出与第二ADC输出加总以产生最终ADC输出。本发明专利技术还描述其它实施例。

【技术实现步骤摘要】

本专利技术的实例大体上涉及图像传感器。更特定来说，本专利技术的实例涉及实施堆叠芯片高动态范围图像传感器的方法及系统。
技术介绍
在不同领域(其包含汽车领域、机器视觉领域及专业视频拍摄领域)中的许多应用中已广泛使用高速图像传感器。用于制造图像传感器(且尤其是互补金属氧化物半导体(COMS)图像传感器)的技术已持续以迅猛的速度进步。举例来说，对更高帧频及更低功耗的需求已促进这些图像传感器的进一步微型化及集成化。增加COMS图像传感器的帧频的一种途径可为增加并行操作的读出电路的数目。在常规图像传感器中，像素阵列中的一列像素可共享一个读出电路。在常规技术中的其它实例中，像素阵列中的一列像素单元可共享多个读出电路。这些解决方案提供更高帧频，但需要更多硅面积，这并不有助于硅图像传感器的微型化。此外，许多应用需要高动态范围(HDR)以捕获从10-1勒克斯(针对夜视)到105勒克斯(针对明亮的阳光或直接头灯光照条件)的场景照明范围。此高动态范围对应于至少100dB的动态范围。当前电荷耦合装置(CCD)及CMOS传感器无法实现此范围，这是归因于全阱限制及本底噪声限制(其通常为约60～70dB)。需要高动态范围传感器设计以将CMOS图像传感器的应用扩展到高动态范围领域中。
技术实现思路
一方面，本专利技术提供一种在图像传感器中实施堆叠芯片高动态范围(HDR)算法的方法，其包括：由像素阵列捕获具有第一曝光时间的第一帧及具有第二曝光时间的第二帧，其中所述第一曝光时间与所述第二曝光时间相比更长或更短，其中所述像素阵列安置于第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者布置成多个像素群组，且其中所述多个像素群组中的每一者布置成pxq阵列的像素单元；由多个读出电路获取所述第一帧的图像数据及所述第二帧的图像数据，其中所述多个读出电路包含于安置于第二半导体裸片中的读出电路中，其中所述多个像素子阵列中的每一者通过多个导体中的对应一者耦合到所述多个读出电路中的对应一者；由包含于所述读出电路中的多个ADC电路分别将所述第一帧的所述图像数据从模拟转换成数字以获得第一ADC输出且将所述第二帧的所述图像数据从模拟转换成数字以获得第二ADC输出；以及由功能逻辑将所述第一ADC输出及所述第二ADC输出加总以产生最终ADC输出，其中所述功能逻辑安置于所述第二半导体裸片中。另一方面，本专利技术提供一种堆叠芯片高动态范围(HDR)成像系统，其包括：像素阵列，其安置于第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者布置成多个像素群组，且其中所述多个像素群组中的每一者布置成pxq阵列的像素单元，其中所述像素阵列捕获具有第一曝光时间的第一帧及具有第二曝光时间的第二帧，其中所述第一曝光时间与所述第二曝光时间相比更长或更短；多个读出电路，其包含于安置于第二半导体裸片中的读出电路中，其中所述多个像素子阵列中的每一者通过多个导体中的对应一者耦合到所述多个读出电路中的对应一者，其中所述多个读出电路获取所述第一帧的图像数据及所述第二帧的图像数据，其中所述多个读出电路分别包含将所述第一帧的所述图像数据从模拟转换成数字以获得第一ADC输出且将所述第二帧的所述图像数据从模拟转换成数字以获得第二ADC输出的模/数(ADC)电路；以及功能逻辑，其耦合到所述读出电路以将所述第一ADC输出与所述第二ADC输出加总以产生最终ADC输出，其中所述功能逻辑安置于所述第二半导体裸片中。另一方面，本专利技术提供一种在图像传感器中实施堆叠芯片高动态范围(HDR)算法的方法，其包括：由像素阵列捕获具有第一曝光时间的第一帧，其中所述像素阵列安置于第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者布置成多个像素群组，且其中所述多个像素群组中的每一者布置成pxq阵列的像素单元；由包含于读出电路中的多个ADC电路分别将所述第一帧的图像数据从模拟转换成数字以获得第一ADC输出，其中所述多个读出电路包含于安置于第二半导体裸片中的读出电路中，其中所述多个像素子阵列中的每一者通过多个导体中的对应一者耦合到所述多个读出电路中的对应一者；存储所述第一ADC输出；由所述像素阵列捕获具有第二曝光时间的第二帧，其中所述第一曝光时间与所述第二曝光时间相比更长或更短；由所述ADC电路将所述第二帧的图像数据从模拟转换成数字以获得第二ADC输出；读出所述第二ADC输出且由功能逻辑将所述第二ADC输出与所述存储的第一ADC输出加总以产生最终ADC输出，其中所述功能逻辑安置于所述第二半导体裸片中；将最终ADC输出存储于包含于所述功能逻辑中的帧缓冲器中；以及由外部主机执行HDR组合及线性化。附图说明在附图的图式中，以实例方式而非以限制方式说明本专利技术的实施例，其中相似元件符号贯穿各种视图指示类似元件，除非另有规定。应注意，在此揭示内容中参考本专利技术的“一”或“一个”实施例未必参考同一实施例，且其意味着至少一个实施例。在图中：图1为说明根据本专利技术的一个实施例的包含具有像素阵列的图像传感器的实例成像系统的框图，所述像素阵列带有以用于堆叠CMOS图像传感器方案中的高动态范围(HDR)的像素架构布置于像素子阵列中的多个像素。图2为根据本专利技术的教示的包含包含于像素阵列中的实例像素子阵列的图像传感器的部分的示意图。图3为说明根据本专利技术的一个实施例的图1中的读出电路的细节的框图。图4为展示根据本专利技术的一个实施例的读出被划分成像素子阵列的像素阵列的实例过程的流程图。图5(a)及5(b)为说明根据本专利技术的一个实施例的相对于针对较长时间的曝光(Tlong)及较短时间的曝光(Tshort)的最低有效位(LSB)输出的光照水平的图表。对应参考字符贯穿图式的若干视图指示对应组件。所属领域的技术人员应了解，图中的元件出于简单及清楚的目的而说明，且未必是按比例绘制。举例来说，图中一些元件的尺寸相对于其它元件可被夸大以帮助提高对本专利技术的各种实施例的理解。此外，为了促进对本专利技术的这些各种实施例的较不受阻碍的理解，通常不描绘在商业上可行的实施例中有用的或必要的常见但众所周知的元件。具体实施方式在以下描述中，阐述众多特定细节以便提供对本专利技术的透彻理解。然而，应理解，可在不具有这些特定细节的情况下实践本专利技术的实施例。在其它情况下，未展示众所周知的电路、结构及技术以避免混淆对此描述的理解。贯穿本说明书的对“一个实施例”或“一实施例”的参考意指结合所述实施例所描述的特定特征、结构或特性包含于本专利技术的至少一个实施例中。因此，贯穿本说明书的各种地方的短语“在一个实施例中”或“在实施例中”的出现未必皆是指同一实施例。此外，在一或多个实施例中，可以任何合适方式组合特定特征、结构或特性。特定特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述的功能的其它合适组件中。如将在各种实例中揭示，一种用于读出具有高动态范围(HDR)的像素阵列有效方法，所述方法利用布置于堆叠CMOS芯片解决方案中的像素子阵列，在堆叠CMOS芯片解决方案中像素单元包含于第一半导体裸片中，且其中读出电路包含于第二半导体裸片中。例如，在一个实例中，所本文档来自技高网...

【技术保护点】
一种在图像传感器中实施堆叠芯片高动态范围HDR算法的方法，其包括：由像素阵列捕获具有第一曝光时间的第一帧及具有第二曝光时间的第二帧，其中所述第一曝光时间与所述第二曝光时间相比更长或更短，其中所述像素阵列安置于第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者布置成多个像素群组，且其中所述多个像素群组中的每一者布置成p x q阵列的像素单元；由多个读出电路获取所述第一帧的图像数据及所述第二帧的图像数据，其中所述多个读出电路包含于安置于第二半导体裸片中的读出电路中，其中所述多个像素子阵列中的每一者通过多个导体中的对应一者耦合到所述多个读出电路中的对应一者；由包含于所述读出电路中的多个ADC电路分别将所述第一帧的所述图像数据从模拟转换成数字以获得第一ADC输出且将所述第二帧的所述图像数据从模拟转换成数字以获得第二ADC输出；以及由功能逻辑将所述第一ADC输出及所述第二ADC输出加总以产生最终ADC输出，其中所述功能逻辑安置于所述第二半导体裸片中。

【技术特征摘要】
2015.08.07 US 14/821,6511.一种在图像传感器中实施堆叠芯片高动态范围HDR算法的方法，其包括：由像素阵列捕获具有第一曝光时间的第一帧及具有第二曝光时间的第二帧，其中所述第一曝光时间与所述第二曝光时间相比更长或更短，其中所述像素阵列安置于第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者布置成多个像素群组，且其中所述多个像素群组中的每一者布置成pxq阵列的像素单元；由多个读出电路获取所述第一帧的图像数据及所述第二帧的图像数据，其中所述多个读出电路包含于安置于第二半导体裸片中的读出电路中，其中所述多个像素子阵列中的每一者通过多个导体中的对应一者耦合到所述多个读出电路中的对应一者；由包含于所述读出电路中的多个ADC电路分别将所述第一帧的所述图像数据从模拟转换成数字以获得第一ADC输出且将所述第二帧的所述图像数据从模拟转换成数字以获得第二ADC输出；以及由功能逻辑将所述第一ADC输出及所述第二ADC输出加总以产生最终ADC输出，其中所述功能逻辑安置于所述第二半导体裸片中。2.根据权利要求1所述的方法，其进一步包括由所述功能逻辑存储所述第一ADC输出。3.根据权利要求2所述的方法，其进一步包括由外部主机执行HDR组合及线性化。4.根据权利要求3所述的方法，其中按像素、按像素集群或按子阵列执行所述HDR组合及线性化。5.根据权利要求1所述的方法，其进一步包括由自动曝光控制逻辑确定所述第一曝光时间与所述第二曝光时间的比率。6.根据权利要求5所述的方法，其中由所述第一曝光时间与所述第二曝光时间的所述比率确定增益系数。7.根据权利要求1所述的方法，其中所述多个像素子阵列中的每一者布置成多个nxm像素群组。8.根据权利要求2所述的方法，其中n、m、p及q为大于1的整数。9.根据权利要求3所述的方法，其中所述多个像素群组中的每一者包含像素支持电路，其耦合到包含于所述多个像素群组中的所述每一者中的所述pxq阵列的像素单元且由所述pxq阵列的像素单元共享。10.一种堆叠芯片高动态范围HDR成像系统，其包括：像素阵列，其安置于第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者布置成多个像素群组，且其中所述多个像素群组中的每一者布置成pxq阵列的像素单元，其中所述像素阵列捕获具有第一曝光时间的第一帧及具有第二曝光时间的第二帧，其中所述第一曝光时间与所述第二曝光时间相比更长或更短；多个读出电路，其包含于安置于第二半导体裸片中的读出电路中，其中所述多个像素子阵列中的每一者通过多个导体中的对应一者耦合到所述多个读出电路中的对应一者，其中所述多个读出电路获取所述第一帧的图像数据及所述第二帧的图像数据，其中所述多个读出电路分别包含将所述第一帧的所述图像数据从模拟转换成数字以获得第一ADC输出且将所述第二帧的所述图像数据从模拟转换成数字以获得第二ADC输出的模/数转换器ADC电路；以及功能逻辑，其耦合到所述读出电路以将所述第一ADC输出与所述第二ADC输出加总以产生最终ADC输...

【专利技术属性】
技术研发人员：约翰内斯·索尔胡斯维克，
申请(专利权)人：豪威科技股份有限公司，
类型：发明
国别省市：美国;US