具有芯片识别符结构的可垂直堆叠的裸片制造技术

本发明专利技术揭示具有芯片识别符结构的可垂直堆叠的裸片。在特定实施例中，揭示一种半导体装置，其包含裸片，所述裸片包括第一穿硅通孔以传送芯片识别符和其它数据。所述半导体装置还包含芯片识别符结构，所述芯片识别符结构包括至少两个穿硅通孔，所述至少两个穿硅通孔各自硬连线到外部电触点。

【技术实现步骤摘要】
【专利摘要】本专利技术揭示具有芯片识别符结构的可垂直堆叠的裸片。在特定实施例中，揭示一种半导体装置，其包含裸片，所述裸片包括第一穿硅通孔以传送芯片识别符和其它数据。所述半导体装置还包含芯片识别符结构，所述芯片识别符结构包括至少两个穿硅通孔，所述至少两个穿硅通孔各自硬连线到外部电触点。【专利说明】具有芯片识别符结构的可垂直堆叠的裸片本申请为申请号为201080045165.0、申请日为2010年10月7日、专利技术名称为“具有芯片识别符结构的可垂直堆叠的裸片”的专利技术专利申请的分案申请。
本专利技术大体上涉及可垂直堆叠的裸片。
技术介绍
可使用存储器裸片及芯片的垂直堆叠来增加半导体装置中的存储器密度。在垂直堆叠的存储器裸片和逻辑裸片中，存储器裸片大小可能因堆叠工艺通过量和其它因素而限于小于逻辑裸片大小。这将可用存储器密度和引线限于下一代存储器裸片的使用，以满足可用存储器密度要求。可使用垂直堆叠的存储器裸片来满足存储器密度要求，但常规垂直堆叠的存储器裸片具有与同逻辑裸片共享同一信道有关的增加的堆叠复杂性以及与之相关联的增加的成本，例如对存储器裸片的垂直堆叠中的存储器裸片中的每一者进行编程、分类、标记或分离。
技术实现思路
两个或两个以上裸片的垂直堆叠的多个裸片大体上相同，且在不对所述垂直堆叠中的每一裸片进行编程、分类、标记或分离的情况下形成所述裸片堆叠。物理上预定的芯片识别符结构区分堆叠中的每一裸片，且信道接口可在堆叠的多个裸片之间共享。不需要裸片的非易失性编程。在不对堆叠裸片进行编程或分类的情况下形成裸片堆叠降低了总成本且提供较简单的芯片后勤供应。 在特定实施例中，揭示一种半导体装置，所述半导体装置包含裸片，其包括第一穿硅通孔以传送芯片识别符和其它数据。所述半导体装置还包含芯片识别符结构，其包括至少两个穿硅通孔，所述至少两个穿硅通孔各自硬连线到外部电触点。 在另一特定实施例中，揭示一种多裸片堆叠式半导体装置，其包含第一裸片，其包括第一芯片识别符结构，所述第一芯片识别符结构包括数目N个穿硅通孔，其各自硬连线到第一组外部电触点，所述数目N包括大于一的整数。所述多裸片堆叠式半导体装置还包含第二裸片，其包括第二芯片识别符结构，所述第二芯片识别符结构包括N个穿硅通孔，其各自硬连线到第二组电触点。 在另一特定实施例中，揭示一种制作堆叠式多裸片半导体装置的方法，所述方法包含形成N个裸片的堆叠，其中每一裸片包含:芯片识别符结构，其包括第一组N个穿硅通孔，所述穿硅通孔各自硬连线到一组外部电触点；芯片识别符选择逻辑，其耦合到所述芯片识别符结构；以及芯片选择结构，其包括耦合到所述芯片识别符选择逻辑的第二组N个穿硅通孔，其中N为大于一的整数。所述方法还包含将每一组外部电触点中的每一外部电触点耦合到电压源或耦合到接地，其中所述第一组N个穿硅通孔中的每一者具有耦合到邻近穿硅通孔的垫，且所述第二组N个穿硅通孔中的每一者耦合到其自己的相应垫。 在另一特定实施例中，揭示一种多裸片堆叠式半导体装置，其包含第一裸片，其包括用于识别芯片的第一装置，所述第一装置包括数目N个穿硅通孔，其各自硬连线到第一组用于形成外部电接触的装置，所述数目N包括大于一的整数。所述多裸片堆叠式半导体装置还包含第二裸片，其包括用于识别芯片的第二装置，所述第二装置包括N个穿硅通孔，其各自硬连线到第二组用于形成电接触的装置。 在另一特定实施例中，揭不一种方法，其包含基于第一裸片在裸片堆叠中的位置而接收芯片识别符信号。在所述第一裸片处经由所述第一裸片的多个穿硅通孔接收所述芯片识别符信号。所述方法还包含基于所述所接收到的芯片识别符信号确定所述第一裸片是否为由所接收到的芯片选择信号指示的特定裸片。 所揭示的实施例中的至少一者所提供的一个特定优点是两个或两个以上裸片的垂直堆叠的每一裸片大体上相同，且在不对所述垂直堆叠中的每一裸片进行编程、分类、标记或分离的情况下形成所述裸片堆叠。在堆叠式裸片中使用不带任何编程或不同分类的相同裸片降低了总成本且提供较简单的芯片后勤供应。不需要裸片的非易失性编程。在审阅整个申请案之后，本专利技术的其它方面、优点和特征将变得明显，整个申请案包含以下部分:【专利附图】【附图说明】、【具体实施方式】和权利要求书。 【专利附图】【附图说明】 图1是具有芯片识别符结构的垂直堆叠裸片的第一实施例的说明性图； 图2是芯片识别符选择逻辑的实施例的说明性图； 图3是具有安置在封装衬底上方的封装中的芯片识别符结构的垂直堆叠裸片的第二实施例的说明性图； 图4是具有安置于母裸片上方的芯片识别符结构的垂直堆叠裸片的第三实施例的说明性图； 图5是耦合到邻近穿硅通孔(TSV)的垫的穿硅通孔(TSV)的实施例的说明性图； 图6是形成具有芯片识别符结构的垂直堆叠裸片的方法的说明性实施例的流程图； 图7是包含具有具芯片识别符结构的多裸片堆叠的模块的便携式通信装置的特定实施例的框图；以及 图8是说明结合具有芯片识别符结构的多裸片堆叠使用的制造工艺的数据流程图。 【具体实施方式】 下文参考图式描述本专利技术的特定实施例。在描述中，共同特征在图式中始终由共同参考编号指示。参看图1，描绘具有芯片识别符结构的垂直堆叠裸片的第一实施例的说明性图，且将其大体表不为100。垂直堆叠100可包含第一裸片102、第二裸片104、第三裸片106以及第四裸片108，其中第四裸片108堆叠在第三裸片106上方，第三裸片106堆叠在第二裸片104上方,第二裸片104堆叠在第一裸片102上方。每一裸片102到108包含娃衬底110和金属层112。每一裸片还包含至少一个穿硅通孔(TSV) 124，其延伸穿过硅衬底110以传送芯片识别符和其它数据。每一裸片进一步包含芯片识别符结构114，所述芯片识别符结构包含至少两个穿硅通孔(TSV)，其各自硬连线到外部电触点。在特定实施例中，所述外部电触点耦合到电压源VDD 126或耦合到接地128。举例来说，可从封装衬底或母裸片接收电压源VDD 126或接地128。 用于每一裸片的芯片识别符结构114包含第一列TSV 116、第二列TSV 118、第三列TSV 120以及第四列TSV 122。追踪穿过相应的金属层112中的连接，第四裸片108的第四列TSV 122耦合到第三裸片106的第三列TSV 120，第三裸片106的第三列TSV120耦合到第二裸片104的第二列TSV 118，第二裸片104的第二列TSV 118耦合到第一裸片102的第一列TSV 116，第一裸片102的第一列TSV 116耦合到接地128。类似地，第四裸片108的第三列TSV 120耦合到第三裸片106的第二列TSV 118，第三裸片106的第二列TSV 118耦合到第二裸片104的第一列TSV 116，第二裸片104的第一列TSV 116耦合到第一裸片102的第四列TSV 122，第一裸片102的第四列TSV 122耦合到电压源VDD 126。同样，第四裸片108的第二列TSV 118耦合到第三裸片106的第一列TSV 116，第三裸片106的第一列TSV 116耦合到第二裸片104的第四列TSV 122，第二裸片104的第四列TSV 122耦合本文档来自技高网...

【技术保护点】
一种半导体装置，其包括：第一裸片，其包括：芯片识别符结构的部分，所述芯片识别符结构的所述部分包括第一组至少两个穿孔，所述至少两个穿孔各自连接到第一组外部电触点中的相应的外部电触点，其中所述第一组穿孔中的每一者都具有垫，所述垫经配置以耦合到所述芯片识别符结构中的第二裸片的相邻穿孔，且其中所述第一组外部电触点的每个外部触点经配置以发送芯片选择信号；以及芯片传送结构的至少一部分，其包括第二组至少一个穿孔，其中所述第二组中的每一个孔连接到第二组外部电触点中的一个外部电触点。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：徐钟元，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US