一种具有定时中断功能的处理器装置制造方法及图纸

本发明专利技术涉及一种具有定时中断功能的处理器装置，该处理器装置包括内部层次、中间层次和顶层，内部层次为处理器内核，包括特殊目标寄存器、用以逐级处理指令的译码和执行流水线以及用以控制流水线运行的旁路模块和流水线暂停模块；中间层次包括处理器核以及分别与处理器核连接的外设接口和存储器，所述的处理器核内还设有中断模块和定时器，所述的定时器分别与中断模块和特殊目标寄存器连接，所述的中断模块与处理器内核连接；顶层包括调试接口、总线和直接存储访问模块，所述的调试接口与处理器核连接，所述的直接存储访问模块分别与总线和存储器连接，所述的总线与处理器核连接。与现有技术相比，本发明专利技术具有效率高、响应快等优点。

【技术实现步骤摘要】

本专利技术涉及处理器体系结构领域，尤其是涉及一种具有定时中断功能的处理器装置。
技术介绍
数字信号处理器(DSP)是一种特殊结构的微处理器，是专门用来处理大规模数字信号的处理器。专用数字信号处理器的实时运行速度一般也比通用处理器快，其主要特色是强大的数字运算能力，因此主要被用于涉及到大规模数字信息计算的领域。数字信号处理器(DSP)已经成为数字化世界中日益重要的芯片。随着高新技术的快速发展，对数字信号处理器(DSP)的功能要求也越来越高。例如，对外部设备的相应等待可以通过执行相应程序反复对外部设备询问实现，但此时处理器本身就无法执行其他程序。另一种解决方法是设置一个定时器，当定时器计数完毕后，通过中断通知处理器对外部设备询问，这样在计数过程中，处理器就可以执行其他程序，从而提高处理器的效率。然而，所述定时器和中断产生模块通常在处理器之外，对定时器进行设置依然需要占用处理器的大量执行周期。
技术实现思路
本专利技术的目的就是为了克服上述现有技术存在的缺陷而提供一种效率高、响应快的具有定时中断功能的处理器装置。本专利技术的目的可以通过以下技术方案来实现：一种具有定时中断功能的处理器装置，用以辅助数字信号处理器实现内部定时器的中断，该处理器装置设有三个层次，包括内部层次、中间层次和顶层，其中：内部层次为处理器内核，包括特殊目标寄存器、用以逐级处理指令的译码和执行流水线以及用以控制流水线运行的旁路模块和流水线暂停模块；中间层次包括处理器核以及分别与处理器核连接的外设接口和存储器，所述的处理器核内还设有中断模块和定时器，所述的定时器分别与中断模块和特殊目标寄存器连接，所述的中断模块与处理器内核连接；顶层包括调试接口、总线和直接存储访问模块，所述的调试接口与处理器核连接，所述的直接存储访问模块分别与总线和存储器连接，所述的总线与处理器核连接。所述的顶层还包括通过总线与处理器核连接的外部接口。所述的中断模块和定时器与处理器核的时钟频率相同。所述的处理器内核还包括异常处理模块，用以处理流水线产生的异常情况、控制流水线跳转到相应的异常处理执行子程序，并在异常处理完成后，使之前被执行的程序从中断点继续执行。所述的流水线暂停模块用以对流水线中的各流水级单独控制，或使某一流水级暂停或者刷新该流水级对应的寄存器。所述的特殊目标寄存器用以保存处理器核的状态信息、控制信息和定时器的计时周期数。与现有技术相比，本专利技术具有以下优点：一、效率高：处理器核内部本身包含定时器模块中断模块，这些模块工作时的时钟频率与处理器本身相同，一旦中断发生，可以更快地提交相应，比现有技术中外置的定时、中断模块效率更高。二、响应快：定时器模块和中断模块作为一个整体共同工作，即该中断模块只对所述定时器模块送来的信号做出相应，与现有技术中能相应各种不同来源信号以产生中断的中断模块相比，响应更快，效率更高。附图说明图1为本专利技术的结构示意图。图2为定时器模块的使用步骤。其中，1、处理器内核，11、流水线，12、旁路模块，13、流水线暂停模块，14、特殊目标寄存器，15、异常处理模块，2、中间层次，21、处理器核，211、中断模块，212、定时器，22、外设接口，23、存储器，3、顶层，31、调试接口，32、总线，33、直接存储访问模块，34、外部接口。具体实施方式下面结合附图和具体实施例对本专利技术进行详细说明。实施例：如图1所示，本处理器装置由三个层次构成，内部层次为处理器内核1，是由处理器最基本的机构组成，包括了流水线11、旁路(BYPASS)模块12、流水线暂停(FREEZE)模块13和异常处理模块15，所有指令的译码执行都在该内核中依流水线逐级执行完成，旁路模块12、流水线暂停模块13和异常处理模块15均用于控制流水线运行。处理器装置的中间层次2主要包括了处理器核21，基本的外设接口22和存储器23，外设接22和存储器23均与处理器核21连接，存储器23进一步分为指令存储器和数据存储器，指令存储器用于存储指令供处理器21执行，数据存储器用于存储数据供处理器核21读写。处理器装置的顶层3包括了调试接口31(JTAG)，总线32(Wishbone)以及直接存储访问模块33(DMA)，此外，顶层3提供了处理器装置对外访问的外部接口34。其中，调试接口31和处理器核21连接，专门用于外部对处理器状态的调试；直接存储访问模块33分别与总线32和存储器23连接，用于不经处理器核直接处理，直接在总线32和存储器23之间传递数据；此外，总线32还与处理器核21和对外接口34连接，用于处理器核21访问外部数据。在处理器内核中，流水线暂停模块13用于控制流水线的暂停。该模块在设计时有以下特点：(1)对各流水级单独控制，可以分别让某一级流水线暂停或者刷新该级流水线的流水线寄存器。(2)控制信号的优先级设计，每一级流水线的暂停信号都比处在它之后的流水线的暂停信号优先级高。(3)多周期指令的执行，译码器需要告诉流水线暂停模块该指令需要多少个周期才能执行完，因此流水线暂停模块在内部保存了一个计数器用来保存停等的周期数。在处理器内21中，异常处理模块15用来处理产生的各种异常情况，包括溢出异常，访存地址不对齐等。一旦有异常发生，之后异常处理模块15根据发生异常的向量号取得向量表的入口地址，控制流水线11跳转到相应的异常处理执行子程序。具体地，正在被执行程序的返回地址被保存在了一个特殊目标寄存器14里面，当程序执行中断返回指令时，处理器核21从该特殊目标寄存器14读出返回地址而后跳转，使得之前被执行的程序能够从中断点继续执行。其次异常处理需要刷新流水线，也就是说在异常发生的之后的所有指令对寄存器的写回操作均会被放弃，而刷新的操作由流水线暂停模块13控制。在处理器内核21中设有特殊目标寄存器模块，该模块提供了特殊目标寄存器14的接口，使它可以解码特殊目标寄存器14的地址并访问特殊目标寄存器14，特殊目标寄存器14的数据输出到定时器模块进行控制，特殊目标寄存器14可以用于保存处理器内核21的状态信息或者控制信息，包括处理器状态位、配置的程序地址空间等信息。对特殊目标寄存器14的读写使用加载存储指令，特殊目标寄存器14有单独的编址空间，当数据读取指令或数据存储指令计算出访存地址时，如果落在特殊目标寄存器14的编址空间，则从特殊目标寄存器模块得到本文档来自技高网...

【技术保护点】
一种具有定时中断功能的处理器装置，用以辅助数字信号处理器实现内部定时器的中断，其特征在于，该处理器装置设有三个层次，包括内部层次、中间层次和顶层，其中：内部层次为处理器内核(1)，包括特殊目标寄存器(14)、用以逐级处理指令的译码和执行流水线(11)以及用以控制流水线(11)运行的旁路模块(12)和流水线暂停模块(13)；中间层次(2)包括处理器核(21)以及分别与处理器核(21)连接的外设接口(22)和存储器(23)，所述的处理器核(21)内还设有中断模块(211)和定时器(212)，所述的定时器(212)分别与中断模块(211)和特殊目标寄存器(14)连接，所述的中断模块(211)与处理器内核(1)连接；顶层(3)包括调试接口(31)、总线(32)和直接存储访问模块(33)，所述的调试接口(31)与处理器核(21)连接，所述的直接存储访问模块(33)分别与总线(32)和存储器(23)连接，所述的总线(32)与处理器核(21)连接。

【技术特征摘要】
1.一种具有定时中断功能的处理器装置，用以辅助数字信号处理器实现内部
定时器的中断，其特征在于，该处理器装置设有三个层次，包括内部层次、中间层
次和顶层，其中：
内部层次为处理器内核(1)，包括特殊目标寄存器(14)、用以逐级处理指令
的译码和执行流水线(11)以及用以控制流水线(11)运行的旁路模块(12)和流
水线暂停模块(13)；
中间层次(2)包括处理器核(21)以及分别与处理器核(21)连接的外设接
口(22)和存储器(23)，所述的处理器核(21)内还设有中断模块(211)和定时
器(212)，所述的定时器(212)分别与中断模块(211)和特殊目标寄存器(14)
连接，所述的中断模块(211)与处理器内核(1)连接；
顶层(3)包括调试接口(31)、总线(32)和直接存储访问模块(33)，所述
的调试接口(31)与处理器核(21)连接，所述的直接存储访问模块(33)分别与
总线(32)和存储器(23)连接，所述的总线(32)与处理器核(21)连接。
2.根据权利要求1所述的一种具有定时中断...

【专利技术属性】
技术研发人员：任浩琪，吴俊，赵朝兴，陈鑫，牛丽凡，李涵，张志峰，
申请(专利权)人：同济大学，
类型：发明
国别省市：上海;31