在一些实施例中，一种装置包括处理器选择逻辑，用于接收与中断相关联的逻辑目的地标识号码，所述中断每个都具有处理器集群标识号码，用于识别所述中断所引导至的处理器集群。所述逻辑目的地标识号码每个都用于识别在所识别的处理器集群中哪些处理器可用来接收中断中相对应的一个。所述处理器选择逻辑用于选择所述可用的处理器的一个来接收所述中断，以及所述可用的处理器中所选择的一个通过所述逻辑目的地标识号码中相应位的相对位置来被识别。还描述了其它实施例。
【技术实现步骤摘要】
本专利技术的实施例一般涉及多个处理器中断。
技术介绍
高级可编程中断控制器(APIC)是一种根据可编程的过程或优先级来接收中断请求并提供中断输出的可编程中断控制器(PIC)。本地APIC在处理器(比如微处理器)中使用。I/O APIC在芯片组设备(比如输入/输出(I/O)控制中心(ICH))和外围设备上使用。 外围设备的实例包括耦合到ICH的、与外围组件互连(PCI)标准之一或PCI Express(PCIe) 标准(比如2006年12月20日PCI-SIG 提供的PCI Express 基本规范2. 0版)之一兼容的设备。xAPIC是扩展的APIC，其类似于早期的APIC但是具有一些另外的特性，并且在 xAPIC体系结构中，本地和I/O APIC通过系统总线而并非通过APIC总线来通信。进一步扩展的xAPIC包括另外的扩展和特性。处理器封装可以包括多于一个的内核，每个处理器封装可以包括多于一个的处理器。物理模式中断是发出中断的设备通过物理标识号码为其指定处理器的中断，或者是向所有处理器广播的中断。逻辑模式中断是发出中断的设备通过一个或多个逻辑标识号码为其指定一个或多个处理器的中断。APIC中断传送包括被引导中断(单个处理器目标)、多播(多个处理器目标)以及广播(所有处理器)。在最低优先级中断中，使用一过程来选择处于最低处理器优先级中的处理器来响应该中断。最低优先级可以在芯片组决定——通常以特别的方式或以处理器优先级的过期数据进行。因为优先级信息常常是不可靠的，一些芯片仅选择特定的处理器(比如通过轮询技术)并以广播方式向该处理器提供中断，这种方式中其他的处理器也接收到中断但不对它们作响应。逻辑模式在被引导中断方面提供显著地更重大的灵活性，并且是微软视窗和一些 Linux收缩包装的操作系统使用的模式。xAPIC体系结构的逻辑模式向操作系统软件提供在初始化逻辑APIC标识号码(ID)过程中的灵活性，该逻辑APIC标识号码是系统中每个处理器的唯一标识符。(处理器还具有物理APIC ID)。其他的处理器以及设备或IOxAPIC使用该ID向该处理器发送中断。尽管在逻辑xAPIC ID初始化过程中具有灵活性，平台的实际物理拓扑与如何分配ID之间并没有联系。尽管操作系统初始化提供了操作系统在对处理器进行分组中的更多的灵活性，在平台层，这使被引导的逻辑模式中断的路由过程变得复杂。通过广播该中断，以及假如该中断匹配处理器的本地APIC ID则使该本地处理器逻辑接收该中断，逻辑模式中断的路由过程得以完成。由每个处理器检查每个中断导致性能和功耗的低效。例如，在广播方法下，即使处理器处于低功耗状态，每个处理器都要检查来了解中断是否被引导至该处理器。由于中断出现相当频繁，这使得处理器难以持续处于深度低功耗状态。此外，由于将中断发送至该中断未被引导至的封装的过程中在互连结构上具有的流量，性能被降低。在一种方法下，通过以处理器启动的顺序分配逻辑ID，操作系统试图让同一封装中的各个处理器构成一处理器的逻辑集群。如果依靠这种方法，它仅提供部分解决方案并且仍然使用广播。因此，依然存在创造能以有效的方式被路由至处理器的逻辑APIC的需求。附图说明本专利技术将通过以下给出的详细说明和通过本专利技术实施例的附图得到更为充分的理解，然而，这些附图不应被用来将本专利技术限制于所述的特定的实施例，而仅是出于说明和理解的目的。图I是根据本专利技术的一些实施例，表示包括多内核处理器封装、输入/输出中心以及设备的系统的框图。图2是根据本专利技术的一些实施例，表示包括多内核处理器封装、输入/输出中心以及设备的系统的框图。图3是表示在本专利技术的一些实施例中使用的电路板上的插槽的框图。图4是表示在本专利技术的一些实施例中使用的物理APIC ID寄存器的框图。图5是表示在本专利技术的一些实施例中使用的逻辑APIC ID寄存器的框图。图6是表示逻辑APIC ID创建逻辑的框图。图7说明在本专利技术的一些实施例中使用的从物理APIC ID生成逻辑APIC ID的过程。图8根据本专利技术的一些实施例，说明具有每个封装四个内核和每个内核两个逻辑处理器的两插槽系统的物理和逻辑APIC ID。图9是表示在本专利技术的一些实施例中使用的具有多个表项的APIC重定向表格的框图。图10是表不在本专利技术的一些实施例中使用的APIC重定向表格的表项的框图。 具体实施例方式在一些实施例中，系统为每个处理器从处理器的物理ID创建逻辑APICID。逻辑 APIC ID包括处理器集群ID和该集群内的处理器号码(集群内ID)。逻辑APIC ID的创建使得集群内的所有处理器被包含在同一处理器封装内。这有助于减少互连结构上的流量， 因为中断可以只被引导至一个处理器封装，而不是被广播至所有的处理器封装。此外，这减少了功耗，因为其他处理器封装中的处理器(或在一些情形下，同一处理器封装内的其他集群)并不接收中断，以及因此而不必去确定该中断是否被引导至它们。在一些情形下，这防止处理器不得不退出睡眠状态。在一些实施例中，逻辑目的地标识号码可以包括可用于响应中断的处理器。处理器选择逻辑选择可用的处理器中的一个来接收中断。在下列叙述中，物理APIC ID是物理处理器标识号码的实例，以及逻辑APIC ID是逻辑处理器标识号码的实例。逻辑APIC ID创建逻辑是逻辑标识号码创建逻辑的实例。I.系统概述图I说明了可以在本专利技术的一些实施例中使用的系统，但是其他的实施例可以包括包含不同细节的系统。参照图I，系统包括多个处理器封装，所述多个处理器封装至少包括耦合至输入/输出中心(IOH) 12的处理器封装0和处理器封装I。IOH 12包括IOH I/O APIC 14、重定向逻辑18以及处理器选择逻辑20。PCIe设备26包括通过中断接口电路30 耦合至IOH 12的PCIe I/O APIC 28。设备36 (比如键盘和鼠标)通过IOH I/O APIC 14提供中断。IOH I/O APIC 14、I/O PCIe APIC 28 以及本地APIC 72-1.72-4和 78-1.78-4 可以是各种类型的APIC，例如xAPIC或扩展的xAPIC。可替换地，可以使用中断控制器而非 APIC0封装0包括内核0和I以及本文所称非内核42的另外的电路。内核0包括处理器70-1和70-2，其分别包括本地APIC 72-1和72-2,以及内核I包括处理器70-3和70-4, 其分别包括本地APIC 72-3和72-4。封装I包括内核2和3以及本文所称非内核52的另外的电路。内核2包括处理器76-1和76-2，其分别包括本地APIC 78-1和78_2，以及内核 3包括处理器76-3和76-4，其分别包括本地APIC 78-3和78_4。封装0和I还将包括各种未明确说明的组件。存储器64(比如主存储器DRAM)耦合至非内核42，以及存储器66耦合至非内核52。存储器60 (包括保存操作系统的硬盘)耦合至IOH 12。存储器60和IOH 12之间可以存在中间组件。BIOS存储器62耦合至IOH 12。处理器70-1、70-2、70_3以及70-4分别具有物理APIC ID P0、P1、P2以及P3。处理器70-1、70-2、70-3以及70-4分别具有物理A本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：S·D·考希克，K·K·蒂鲁瓦卢尔，J·B·克罗斯兰，S·穆特拉沙纳鲁，R·S·帕塔萨拉蒂，L·P·胡德，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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