半导体器件和制造半导体器件的方法技术

本发明专利技术描述了一种半导体器件和制造半导体器件的方法。本发明专利技术提供了包括被切道分开的多个半导体芯片的嵌入式芯片板。通过化学镀工艺形成导电层，所述导电层包括设置在切道中的总线和联接到所述半导体芯片和总线的再分配层(RDL)。在所述导电层和嵌入式芯片板的上方形成绝缘层，所述绝缘层包括设置在所述半导体芯片的占地面积的外面导电层的上方的开口。通过将所述导电层用作电镀工艺的一部分在所述绝缘层中的开口中形成互连结构。在形成所述互连结构之后经由切道切割所述嵌入式芯片板以移除所述总线并且形成单个的扇出晶片级封装。

【技术实现步骤摘要】
【国外来华专利技术】
本公开总体涉及半导体器件，更具体地，涉及包含矩栅阵列(LGA)和总线的半导体器件的形成。专利技术背景半导体器件通常存在于现代电子产品中。半导体器件在电子元件的数量和密度方面存在差异。分立半导体器件通常含有一种类型的电子元件，例如，发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包含数百到数百万电子元件。集成半导体器件的例子包括微控制器、微处理器、电荷耦合器件(CXD)、太阳能电池和数字微镜器件(DMD)。半导体器件执行多种功能，如信号处理、高速计算、发送和接收电磁信号、控制电子设备、将太阳光转化为电能以及为电视显示器生成视像投影。半导体器件存在于娱乐、通信、能量转换、网络、计算机以及消费产品的领域。半导体器件还存在于军事应用、航空、汽车、工业控制器以及办公设备中。半导体器件利用半导体材料的电性能。半导体材料的原子结构允许通过施加电场或基极电流或通过掺杂工艺操控其导电性。掺杂引入杂质到半导体材料中以操纵和控制该半导体器件的导电性。半导体器件包含有源和无源的电结构。有源结构，包括双极和场效应晶体管，控制电流的流动。通过改变掺杂的程度和电场或基极电流的施加，晶体管促进或限制电流的流动。无源结构，包括电阻器、电容器和电感器，建立执行各种电功能所必需的电压和电流之间的关系。无源和有源结构电连接以形成电路，其使得半导体器件能够执行高速计算和其他有用功能。半导体器件通常使用两种复杂的制造工艺进行制造，S卩，前端制造和后端制造，每者可能涉及几百个步骤。前端制造涉及在半导体晶片的表面上形成多个半导体芯片(semiconductor die)。每个半导体芯片通常是相同的并且包含通过电连接有源和无源元件形成的电路。后端制造涉及从成品晶片切割成单个的半导体芯片并且封装该芯片以提供结构支撑和环境隔离。本文所用术语“半导体芯片”指单数和复数词形式两者，并且因此可指单个半导体器件和多个半导体器件。半导体制造的一个目标是生产更小的半导体器件。更小的器件通常消耗更少的功率，具有更高的性能，并且可以更有效地生产。此外，更小的半导体器件具有更小的空间占用，这是更小的终端产品所期望的。更小的半导体芯片尺寸可通过改进前端工艺以产生具有更小的、更高密度的无源和有源元件的半导体芯片来实现。后端工艺可通过改进电互联和封装材料获得具有更小占地面积的半导体器件封装。半导体芯片的后端工艺包括许多表面安装技术(SMT)，其用于将半导体芯片或集成电路连接到基板和印刷电路板(PCB)的表面而无需使用PCB中的通孔。四方扁平封装(QFP)使用包括引线的SMT，所述引线从该封装的四侧的每者延伸，有时称为“鸥翼形引线”。QFP引线提供封装内的半导体芯片与QFP安装到的PCB或基板之间的电输入/输出(I/O)连接。其他SMT封装没有引线并且通常被称为扁平无引线封装。扁平无引线封装的例子是四方扁平无引线封装(QFN封装)和双扁平无引线(DFN)封装。QFN封装通常包括由焊线连接到用于封装I/O互连的引线框架的半导体芯片。—种更高效地生产封装半导体器件的后端工艺的方法是使用板式封装，其中多个半导体芯片被形成到板内并且在重组晶片或板的层面被同时处理。用于封装半导体芯片的板式封装的一种形式是扇出晶圆级封装(FOWLP)。FOWLP涉及“面朝下”或半导体芯片的有源表面朝向临时载体或基板(如临时胶带载体)取向地放置多个半导体芯片。FOWLP也可通过将半导体芯片“面朝上”放置在临时或永久载体上制造。半导体芯片和基板或载体利用密封材料(如环氧模塑料)使用例如压缩成型工艺进行包塑成型。在成型后，移除载体胶带以暴露一起形成为重组晶片的多个半导体芯片的有源表面或背面。随后，在重组晶片的顶部形成晶圆级晶片尺寸封装(WLCSP)渐增互连结构。导电凸块可然后在渐增互连结构的上方形成为球栅阵列(BGA)，球栅阵列附接到重组晶片。在形成BGA之后，重组晶片被切割以形成单个的半导体器件或BGA封装。BGA封装可提供比扁平封装更多的封装I/O连接。
技术实现思路
结合说明书和附图以及权利要求书，上述方面和其他方面、特征和优点对于本领域的技术人员将是显而易见的。因此，在一个方面，本专利技术为制造半导体器件的方法，所述方法可包括提供嵌入式芯片板，所述板包括被切道分开的多个半导体芯片，通过化学镀工艺形成导电层，所述导电层包括设置在切道中的总线和联接到所述半导体芯片和所述总线的再分配层(RDL)，在导电层和嵌入式芯片板的上方形成绝缘层，所述绝缘层包括设置在所述半导体芯片的占地面积的外面导电层的上方的开口，通过将所述导电层用作电镀工艺的一部分在绝缘层中的开口中形成互连结构，以及在形成所述互连结构之后经由切道切割所述嵌入式芯片板，其中切割去除所述总线的至少一部分并且形成单个的扇出晶片级封装(FOWLP)。所述制造半导体器件的方法可进一步包括通过提供载体、将多个半导体芯片安装在所述载体的上方、并且围绕所述多个半导体芯片的每者以及围绕联接到所述多个半导体芯片的每者的铜柱设置密封材料来形成所述嵌入式芯片板。所述方法可进一步包括，形成具有第一厚度的导电层、以及形成具有大于所述第一厚度的第二厚度的互连结构。所述方法可进一步包括形成包含小于或等于0.6毫米厚度的F0WLP。所述方法可进一步包括，使用电镀夹具或包含密封的盖板形成互连结构，所述电镀夹具或包含密封的盖板接触所述嵌入式芯片板的边缘并且引导电流通过总线结构以形成互连结构。所述方法可进一步包括使用自适应图案化形成导电层以将导电层与所述多个半导体芯片的真实位置对准。在另一个方面，本专利技术为一种制造半导体器件的方法，所述方法包括提供嵌入式芯片板，所述嵌入式芯片板包括被切道分开的多个半导体芯片，在所述嵌入式芯片板的上方形成导电层，所述导电层从所述半导体芯片延伸到所述切道，在所述导电层的上方和所述嵌入式芯片板的上方形成绝缘层以包括设置在所述半导体芯片的占地面积的外面导电层的上方的开口，通过将导电层用作电镀工艺的一部分在绝缘层中的开口中形成互连结构，以及经由所述切道切割所述半导体芯片板以去除切道中导电层的一部分。所述制造半导体器件的方法可进一步包括形成导电层以包括接地焊盘，所述接地焊盘暴露在所述半导体器件的外表面处并且至少部分地与所述半导体芯片重叠。所述方法可进一步包括在所述嵌入式芯片板的上方形成导电种子层，在所述嵌入式芯片板上的种子层的上方将所述导电层形成为导电图案化层，所述导电图案化层从所述半导体芯片延伸到所述切道中，并且将所述暴露的导电种子层从所述嵌入式芯片板去除。所述方法可进一步包括形成设置在所述半导体芯片与所述导电层之间的铜柱。所述方法可进一步包括使用电镀夹具或包含密封的盖板形成所述互连结构。所述方法可进一步包括使用自适应图案化形成导电层以将所述导电层与所述多个半导体芯片的真实位置对准。所述方法可进一步包括形成绝缘层以包含开口，所述开口设置在所述半导体芯片的占地面积的里面导电层的上方。在另一个方面，本专利技术为一种制造半导体器件的方法，所述方法包括提供被切道围绕的半导体芯片，形成导电层，所述导电层从所述半导体芯片的上方延伸进入所述切道，在所述导电层上形成互连结构，以及从所述切道移本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：提供包括被切道分开的多个半导体芯片的嵌入式芯片板；通过化学镀工艺形成导电层，所述导电层包括设置在所述切道中的总线和联接到所述半导体芯片和所述总线的再分配层(RDL)；在所述导电层和所述嵌入式芯片板的上方形成绝缘层，所述绝缘层包括设置在所述半导体芯片的占地面积的外面所述导电层的上方的开口；通过将所述导电层用作电镀工艺的一部分在所述绝缘层中的所述开口中形成互连结构；以及在形成所述互连结构之后经由所述切道切割所述嵌入式芯片板，其中切割移除所述总线的至少一部分并且形成单个的扇出晶片级封装(FOWLP)。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：CM斯坎伦，TL奥尔森，
申请(专利权)人：德卡技术股份有限公司，
类型：发明
国别省市：美国;US