兼容标准CMOS工艺的伪差分结构非易失性存储器制造技术

本发明专利技术公开了一种兼容标准CMOS工艺的伪差分结构非易失性存储器，解决了不能与标准CMOS工艺兼容问题，采用了差分输出结构，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元包括控制管、第一隧穿管、第二隧穿管、第三隧穿管、第一转换管、第二转换管、第一选择管和第二选择管共8个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明专利技术降低应用成本，减少技术开发周期，稳定性好，读取速度比较快，可靠性高。

【技术实现步骤摘要】
兼容标准CMOS工艺的伪差分结构非易失性存储器
本专利技术属于微电子
，涉及半导体集成电路的存储技术，更具体地，是适用于与标准CMOS工艺兼容的伪差分结构单多晶硅非易失性存储器。
技术介绍
许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器FlashMemory。另外还有铁电存储器FeRAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜，这就意味着会造成成本的大幅增加，尤其所使用的非易失性侧存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的限制因素。为了解决以上的这个问题，也有较多的方案提出了能够与标准工艺兼容的存储单元结构，避免了附加的步骤和掩膜且在CMOS工艺流程下的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。
技术实现思路
本专利技术的目的是提供一种可以与标准CMOS工艺兼容的单多晶硅栅结构的非易失性存储单元结构来解决上述已有技术的不足，它的编程和擦除操作均利用FN隧穿效应，但是它的面积比常规的类似结构要小很多，并且是差分输出结构，同时具有较强的驱动能力，输出信号的稳定性与存储单元写入的差异性无关。具体的技术方案如下：一种兼容标准CMOS工艺的伪差分结构非易失性存储器，包括多个存储单元，每个存储单元包括数据存储模块B101、信号转换模块B102、开关控制模块B103；所述数据存储模块B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108；控制管M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的栅极连接构成的浮栅107；控制管M101的源极108和漏极109与第一N阱NT1相连接构成第一端口101，第一隧穿管M102的源极与第二N阱NT2相连接构成第二端口102，第二隧穿管M103的源极111与第一P阱PT1连接接地端110，第三隧穿管M108的源极、漏极与第三N阱NT3三端相连构成第三端口103；第一隧穿管M102的漏极113与第二隧穿管M103的漏极112相连接；所述信号转换模块B102包括第一转换管M104和第二转换管M105，两者的栅极互连构成第七端口114，并与所述第一隧穿管M102的漏极113相连；第一转换管M104的漏极115与第二转换管M105的源极122连接至第二端口102；所述第二转换管M105的源极122与阱121相连；第一转换管M104的源极117和第二转换管M105的漏极120用于输出信号转换模块B102产生的信号；所述开关控制模块B103包括第一选择管M106和第二选择管M107，两者的的栅极互连构成第四端口104，第一选择管M106的源极123与第一转换管M104的源极117相连；第二选择管M107的源极125与第二转换管M105的漏极120相连；第一选择管M106的漏极105与第二选择管M107的漏极106为存储单元的数据输出端口。其中，所述控制管M101的栅极面积大于第一隧穿管M102、第二隧穿管M103、第三隧穿管M108的栅极面积。所述控制管M101、第一隧穿管M102、第三隧穿管M108、第二转换管M105、第一选择管M106和第二选择管M107为PMOS晶体管；第二隧穿管M103、第一转换管M104为NMOS晶体管，第二隧穿管M103与第一隧穿管M102互连呈类反相器的结构。所述控制管M101驻留在第一N阱中；第一隧穿管M102、第二转换管M105、第一选择管M106和第二选择管M107驻留在第二N阱中和第三隧穿管M108驻留在第三N阱中；第二隧穿管M103和第一转换管M104驻留在第一P阱中。所述第一N阱NT1，第二N阱NT2，和第三N阱NT3之间由浅沟槽隔离区域隔离；所述第一P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层一微米左右，具体的数据大小还可根据相关的工艺进行调整。所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换管M104、第二转换管M105、第一选择管M106和第二选择管M107的栅氧化层的厚度均相同。所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换管M104、第二转换管M105、第一选择管M106和第二选择管M107均为单多晶硅栅结构。所述第一端口101、第三端口103和接地端110三端容性耦合的电势，叠加形成浮栅107上的电势。所述控制管M101和第三隧穿管M108采用的PMOS晶体管为源极、漏极和阱三端互连构成的MOS电容结构。所述控制管M101和第三隧穿管M108也可采用N阱电容结构或者带有源漏注入的N阱电容结构。所述的存储单元中的第一端口101、第二端口102、第三端口103和第四端口104在进行不同的操作时施加不同的电压组合。在对存储单元进行写入数据时第二端口102不需要偏置擦写高电压(高于电源电压)，因此本存储单元中第一隧穿管M102、第二隧穿管M103、第一转换管M104、第二转换管M105都不会承受高压，因此他们的源极和漏极处的PN结就不会承受很高的反偏电压，避免了高压击穿的弊端，并且也避免了高压导致器件的退化的缺陷。采用本专利技术可以获得以下技术效果：(1)本专利技术是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市时间，极其适用于成本控制比较严格的场合。(2)本专利技术是一种伪差分输出的结构，它不需要像普通的差分结构那样具有完全一样的两个存储端，节省了结构中所示的面积最大的一个控制管，因此，它占用更小的面积，可以实现更高密度的存储单元的集成。(3)本专利技术结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺点。(4)本专利技术只使用了一个控制管，因此在较大容量的非易失存储器中由于电压的切换造成的电荷的浪费会比完全差分结构的存储单元节省一半。(5)本专利技术在编程和擦除的过程中避免了在端口102处偏置高电压，从而不需要考虑第一隧穿管M102、第二隧穿管M103的耐高压性能，避免了高压对读取路径上的晶体管造成高压应力退化的弊端，同时也避免了高电压造成静态功耗增加的情况。(6)本专利技术利用反相器的功能使第七端口114能够偏置在电源或者地电压，使第一转换管M104、第二转换管M105在每次读取时能够输出比较稳定的差分电流信号，所以稳定性好，读取速度也稳定。(7)本专利技术的本文档来自技高网...

【技术保护点】
一种兼容标准CMOS工艺的伪差分结构非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括数据存储模块B101、信号转换模块B102、开关控制模块B103；所述数据存储模块B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108；控制管M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的栅极连接构成的浮栅107；控制管M101的源极108和漏极109与第一N阱NT1相连接构成第一端口101，第一隧穿管M102的源极与其第二N阱NT2相连接构成第二端口102，第二隧穿管M103的漏极111与第一P阱PT1连接接地端110，第三隧穿管M108的源极、漏极、第三N阱NT3三端相连构成第三端口103；第一隧穿管M102的漏极113与第二隧穿管M103的漏极112相连接；所述信号转换模块B102包括第一转换管M104和第二转换管M105，两者的栅极互连构成第七端口114，并与所述第一隧穿管M102的漏极113相连；第一转换管M104的漏极115与第二转换管M105的源极122连接至第二端口102；所述第二转换管M105的源极122与阱121相连；第一转换管M104的源极117和第二转换管M105的漏极120用于输出信号转换模块B102产生的信号；所述开关控制模块B103包括第一选择管M106和第二选择管M107，两者的栅极互连构成第四端口104，第一选择管M106的源极123与第一转换管M104的源极117相连；第二选择管M107的源极125与第二转换管的漏极120相连；第一选择管M106的漏极105与第一选择管M107的漏极106为存储单元的数据输出端口。...

【技术特征摘要】
1.一种兼容标准CMOS工艺的伪差分结构非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括数据存储模块(B101)、信号转换模块(B102)、开关控制模块(B103)；所述数据存储模块(B101)包括控制管(M101)、第一隧穿管(M102)、第二隧穿管(M103)、第三隧穿管(M108)；控制管(M101)、第一隧穿管(M102)、第二隧穿管(M103)和第三隧穿管(M108)四管的栅极连接构成的浮栅(107)；控制管(M101)的源极(108)和漏极(109)与第一N阱(NT1)相连接构成第一端口(101)，第一隧穿管(M102)的源极与其第二N阱(NT2)相连接构成第二端口(102)，第二隧穿管(M103)的源极(111)与第一P阱(PT1)连接接地端(110)，第三隧穿管(M108)的源极、漏极、第三N阱(NT3)三端相连构成第三端口(103)；第一隧穿管(M102)的漏极(113)与第二隧穿管(M103)的漏极(112)相连接；所述信号转换模块(B102)包括第一转换管(M104)和第二转换管(M105)，两者的栅极互连构成第七端口(114)，并与所述第一隧穿管(M102)的漏极(113)相连；第一转换管(M104)的漏极(115)与第二转换管(M105)的源极(122)连接至第二端口(102)；所述第二转换管(M105)的源极(122)与阱(121)相连；第一转换管(M104)的源极(117)和第二转换管(M105)的漏极(120)用于输出信号转换模块(B102)产生的信号；所述开关控制模块(B103)包括第一选择管(M106)和第二选择管(M107)，两者的栅极互连构成第四端口(104)，第一选择管(M106)的源极(123)与第一转换管(M104)的源极(117)相连；第二选择管(M107)的源极(125)与第二转换管的漏极(120)相连；第一选择管(M106)的漏极(105)与第二选择管(M107)的漏极(106)为存储单元的数据输出端口。2.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管(M101)的栅极面积大于第一隧穿管(M102)、第二隧穿管(M103)、第三隧穿管(M108)的栅极面积。3.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非...

【专利技术属性】
技术研发人员：李文晓，李建成，李聪，尚靖，王震，吴建飞，王宏义，谷晓忱，李浩，
申请(专利权)人：中国人民解放军国防科学技术大学，湖南晟芯源微电子科技有限公司，
类型：发明
国别省市：湖南;43