晶圆级封装方法技术

本发明专利技术涉及一种晶圆级封装方法，所述封装方法包括：提供分类为至少两种类别的多个晶圆，每一类别的多个晶圆均具有包含至少一晶圆的多个样品；针对每个类别的样品分别进行芯片探测测试，分别获取样品的晶圆图；结合晶圆图，并比对预设的失效划分阀值，区别显示有效芯片单元和无效芯片单元；对不同类别的样品进行封装前的组合匹配，获取有效芯片单元结合的最优配对方式；按照所述的最优配对方式对不同类别的晶圆进行晶圆级封装。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及一种，所述封装方法包括：提供分类为至少两种类别的多个晶圆，每一类别的多个晶圆均具有包含至少一晶圆的多个样品；针对每个类别的样品分别进行芯片探测测试，分别获取样品的晶圆图；结合晶圆图，并比对预设的失效划分阀值，区别显示有效芯片单元和无效芯片单元；对不同类别的样品进行封装前的组合匹配，获取有效芯片单元结合的最优配对方式；按照所述的最优配对方式对不同类别的晶圆进行晶圆级封装。【专利说明】
本专利技术涉及晶圆封装领域，特别涉及一种。
技术介绍
晶圆级封装(wafer level package, WLP)是指在晶圆上完成封装制程,其具有大幅减小封装结构的面积、降低制造成本电性能、优批次制造等优势，可明显的降低工作量与设备的需求。现有技术的封装方法其是对晶圆进行导线重布(redistribution)后，多个晶圆垂直堆叠粘合(wafer to wafer, W2W),再切片形成3D集成的1C。该方法制造成本低，具有很大的优势，但同时会引入一个良率指数下降的问题。例如:假如一片wafer的良率在90%，另一片也在90%，那么两片粘合后芯片的良率将会为略大于90%*90%=81% (因为其中会有部分位置重叠的失效芯片fail die)，这将使得原本通过W2W技术降低的成本又因为良率损失而有所上升。综上所述，提供一种解决上述由于封装而导致良率降低问题的，成为本领域技术人员亟待解决的问题。公开于该专利技术
技术介绍
部分的信息仅仅旨在加深对本专利技术的一般
技术介绍
的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
技术实现思路
为解决上述现有技术中存在的问题，本专利技术的目的为提供一种优化的晶圆级封装`方法。为了达到上述目的，本专利技术提供一种，所述封装方法包括:A)提供分类为至少两种类别的多个晶圆，每一类别的多个晶圆均具有包含至少一晶圆的多个样品；B)针对每个类别的样品分别进行芯片探测测试，分别获取样品的晶圆图；C)结合晶圆图，并比对预设的失效划分阀值，区别显示有效芯片单元和无效芯片单元；D)对不同类别的样品进行封装前的组合匹配，获取有效芯片单元结合的最优配对方式；E)按照所述的最优配对方式对不同类别的晶圆进行晶圆级封装。优选地，所述的至少两种类别为A、B……Φ，其中所述类别的数量为N，其中N兰2 ;所述的A类别中样品A1，A2，…，An对应的无效芯片单元数量为al，a2，…，an，其中al至an均为大于或者等于O的整数；所述的B类别中样品BI，B2,…，Bn对应的无效芯片单元数量为bl, b2,..., bn,其中bl至bn均为大于或者等于O的整数。优选地，所述步骤D)中，组合匹配后形成多个配对组，每个配对组的无效芯片单元数量分别为cl，c2,…，cn，其中，Cl至cn均为大于或者等于O的整数，所述各配对组的配对封装良率分别为Y1，Y2，…，Υη，每一个配对组的封装良率Yn和总体封装良率Ya由以下公式计算得出:Yn= (Na-cn)/Na*100% ;Ya= (Y1+Y2+......+Yn)/n*100%;其中，Na 为每一个配对组中的封装芯片数量，η为配对组的数量；所述步骤D)的最优配对方式为:使得所述总体封装良率Ya达到最大的配对方式。优选地，所述步骤E)中，还包括:将所述类别中样品针对另一类别中的样品对应旋转180度后，将所述一类别中的样品的正面和另一类别中样品正面进行粘合封装。优选地，所述步骤E)中，还包括:直接将所述一类别中的样品的正面和另一类别中的样品反面进行粘合封装。优选地，所述一类别中的样品和另一类别中的样品由至少一个晶圆组成。优选地，所述失效划分阀值中包括:将所述芯片划分为两个等级:失效芯片和未失效芯片。优选地，所述失效划分阈值能够进一步包括:将所述失效芯片划分成两个等级:第一级的直流失效等级和第二级的功能失效等级。优选地，所述步骤D)进一步包括:首先对第一级的直流失效等级进行步骤D)中的配对过程从而获得第一级最优配对方式，再对第二级的功能失效等级进行步骤D)的配对过程从而获得第二级最优配对方式。优选地，根据所述第一级最优配对方式按照步骤E)进行粘合封装；根据所述第二级最优配对方式按照步骤E)进行粘合封装。本专利技术的有益效果是:本专利技术在芯片探测测试后增加一个筛选过程，通过计算机优化方式进行排列组合以达到芯片的最优化配对，并据此来重排部分晶圆的位置进行封装，从而达到提升良率、减少成本以及提高市场竞争力的目的。【专利附图】【附图说明】通过说明书附图以及随后与说明书附图一起用于说明本专利技术某些原理的【具体实施方式】，本专利技术所具有的其它特征和优点将变得清楚或得以更为具体地阐明。图1为根据本专利技术的的种类A晶圆的样品Al经过芯片探测测试后的晶圆图。图1A为根据本专利技术的的种类A晶圆的样品A2经过芯片探测测试后的晶圆图。图2为根据本专利技术的的种类B晶圆的样品BI经过芯片探测测试后的晶圆图。图2A为根据本专利技术的的种类B晶圆的样品B2经过芯片探测测试后的晶圆图。图3为根据本专利技术的的晶圆正面-正面封装示意图。图4为根据本专利技术的的晶圆反面-正面封装示意图。图5为根据本专利技术的流程图。应当了解，说明书附图并不一定按比例地显示本专利技术的具体结构，并且在说明书附图中用于说明本专利技术某些原理的图示性特征也会采取略微简化的画法。本文所公开的本专利技术的具体设计特征包括例如具体尺寸、方向、位置和外形将部分地由具体所要应用和使用的环境来确定。在说明书附图的多幅附图中，相同的附图标记表示本专利技术的相同或等同的部分。主要部件符号说明:I种类A晶圆的样品Al2种类A晶圆的样品A23种类B晶圆的样品BI4种类B晶圆的样品B25种类A晶圆正面6种类A晶圆反面7种类B晶圆正面8种类B晶圆反面。【具体实施方式】在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。下面，结合附图对本专利技术的具体实施例进行描述。请参阅图5所示，本专利技术提供一种。本专利技术的封装方法包括以下步骤:A)提供分类为至少两种类别的多个晶圆，每一类别的多个晶圆均具有包含至少一晶圆的多个样品；B)针对每个类别的样品分别进行芯片探测测试，分别获取样品的晶圆图；C)结合晶圆图，并比对预设的失效划分阀值，区别显示有效芯片单元和无效芯片单元；D)对不同类别的样品进行封装前的组合匹配，获取有效芯片单元结合的最优配对方式；E)按照所述的最优配对方式对不同类别的晶圆进行晶圆级封装。在本专利技术的中，所提供的晶圆的类别至少为两种，例如是A、B两个类别；也可以为多种，例如是4种至10种之间的任一数值，进一步地，例如是A、B、C、D四个类别的晶圆。另外，每一种类别的晶圆中都包含多个样品，每个样品中包含至少一个晶圆，也可以包含多个晶圆，例如是4个至25个中的任一数值，进一步地，例如是类别A晶圆中包含4个样品A1、A2、A3、A4，类别A晶圆的每个样品均包含25个晶圆；类别B晶圆中也包含4个样品B1、B2、B3、B4，类别B晶圆的每个样品均包含25个晶圆。不管是提供多种类别的晶圆或者是每个类别中包含多种样品或者是每个本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：蒋珂玮，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：