集成电路裸片制造技术

根据本实用新型专利技术的一个方面，提供一种集成电路裸片，包括：半导体衬底；所述半导体衬底中的多个晶体管；位于所述半导体衬底之上的第一金属迹线和第二金属迹线；在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；在所述第一金属间电介质层中的第一孔隙；在所述第一孔隙中的导电材料；以及在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【专利摘要】根据本技术的一个方面，提供一种集成电路裸片，包括：半导体衬底；所述半导体衬底中的多个晶体管；位于所述半导体衬底之上的第一金属迹线和第二金属迹线；在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；在所述第一金属间电介质层中的第一孔隙；在所述第一孔隙中的导电材料；以及在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。【专利说明】集成电路裸片
本公开涉及集成电路设计的领域。本公开更具体地涉及在集成电路裸片内的金属互连。
技术介绍
随着集成电路技术持续缩小尺寸至更小的技术节点，线互连的后端工艺变得非常有挑战性且难以实现。使用诸如双图案化之类的复杂图案化方案来提供越来越小的互连特征部。由于集成电路内的过孔和金属线变得越来越小且越来越靠近，在集成电路内可能出现许多问题。这些问题可以包括在制造期间光刻掩膜的对准困难以及集成电路的寿命期间的与时间有关的电击穿和电迁移。
技术实现思路
鉴于前述
技术介绍
，因此本技术的目的在于提供一种至少部分地克服上述技术问题的技术方案。根据本技术的一个方面，提供一种集成电路裸片，包括:半导体衬底；所述半导体衬底中的多个晶体管；位于所述半导体衬底之上的第一金属迹线和第二金属迹线；在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；在所述第一金属间电介质层中的第一孔隙；在所述第一孔隙中的导电材料；以及在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。优选地，所述集成电路裸片包括在所述第二孔隙中的在所述第一导电插塞和所述第二导电插塞的侧壁上的密封电介质层，所述密封电介质层是与所述第一金属间电介质层不同的材料。优选地，所述密封电介质层在所述第一导电插塞和所述第二导电插塞之间的所述第二孔隙中限定了中空空间。优选地，所述集成电路裸片包括在所述第一金属间电介质层和所述密封电介质层之上的第二金属间电介质层。优选地，所述密封电介质层包括氮化硅。优选地，所述导电材料是铜。优选地，所述集成电路裸片包括:第二金属间电介质层，所述第二金属间电介质层位于所述第一金属迹线和所述第二金属迹线之上并且位于所述第一金属间电介质层之下；在所述第一金属迹线和所述第二金属迹线之上的所述第二金属间电介质层上形成第三金属迹线和第四金属迹线；以及通过刻蚀所述第一金属间电介质层和所述第二金属间电介质层来形成所述第一孔隙。通过使用根据本技术的实施例可以至少获得部分的对应有益效果。【专利附图】【附图说明】图1是根据一个实施例的集成电路裸片的截面图。图2是根据一个实施例的在第一金属间电介质层中形成了第一沟槽的集成电路裸片的截面图。图3是根据一个实施例的在第一沟槽中打开了更多沟槽的集成电路裸片的截面图。图4是根据一个实施例的具有沉积在沟槽中的阻挡层的集成电路裸片的截面图。图5是根据一个实施例的具有填充沟槽的导电材料的集成电路裸片的截面图。图6是根据一个实施例的导电材料被平坦化的集成电路裸片的截面图。图7A是根据一个实施例的具有在限定金属插塞的导电材料中刻蚀的第三沟槽的集成电路裸片的截面图。图7B是根据替选实施例的具有在限定金属插塞的导电材料中刻蚀的第三沟槽的集成电路裸片的截面图。图8是根据一个实施例的保护电介质层形成在金属插塞上和在第三沟槽的侧壁上之后的集成电路裸片的截面图。图9是根据一个实施例的保护电介质层形成在金属插塞上和填充第三沟槽之后的集成电路裸片的截面图。图1OA是根据一个实施例的具有包括双足分支结构的金属互连的集成电路裸片的截面图。图1OB是根据替选实施例的具有包括双足分支结构的金属互连的集成电路裸片的截面图。【具体实施方式】图1是包括半导体衬底32和电介质层36的集成电路裸片30的截面图。晶体管34形成在衬底32中。第一掩膜迹线38a和38b形成在衬底32上。每个金属迹线38a、38b由薄阻挡层40加衬。第一金属迹线38a和38b以及电介质层36被覆盖在电介质覆盖层42中。虽然在图1中示出了六个第一金属迹线，但是在本文中仅仅标出了两个第一金属迹线38a 和 38b ο电介质层36在图1中示出为单层，然而实际上，电介质层36可以包括设置在其中形成了晶体管34的半导体衬底32的顶部上的导电层和电介质层。尽管没有示出，但是在电介质层36之下的电介质层中可以形成其它的金属迹线、过孔和信号线。第一金属迹线38a和38b是导电信号承载线，其允许信号穿通集成电路裸片30，包括传送至集成电路裸片30以外的晶体管34和金属接触，诸如接触焊盘、焊料球或引线等。在图1中所示的集成电路裸片30中，在第一金属层的第一金属迹线38a和38b之下可以存在许多没有示出的部件。在一个实施例中，衬底32包括半导体衬底32上的二氧化硅层、低K电介质层、氮化硅层或其它合适的电介质层。半导体衬底32例如是可以形成在晶体管34中或上的硅或其它合适的半导体层。在一个例子中，第一金属迹线38a和38b可以由铜形成。阻挡层40是钛、氮化钛、钽、氮化钽或其它合适的阻挡层中的一个或多个层。第一金属迹线38a和38b例如是60-100nm的厚度。根据所实施的技术节点或最小尺度，第一金属迹线38a和38b按照32nm、20nm或任意其它合适的距离来分隔。在许多集成电路中，由于在加工铜线和过孔中的困难，金属迹线由铝形成或者铝铜形成。然而，随着技术节点减少到越来越小的尺度，由于铜的高导电性和其它参数，优选将铜用于集成电路裸片中的金属迹线和过孔。然而，可以将任意其它合适的金属用于金属迹线、过孔和阻挡层。覆盖层42例如是氮化硅或者优选是包括碳的氮化硅层。覆盖层42厚度处于200-500人之间。针对图1所述的特征部，可以使用其它合适的材料和尺度。在图2中，在覆盖层42上沉积了第一金属间电介质层44。第一金属间电介质层44例如是厚度在600-1500人之间的纳米多孔电介质层。由于集成电路的特征部的尺度持续缩小，集成电路的导电特征部之间的电容开始增加。例如，由于特征部之间的距离缩小，在形成在集成电路裸片30中的金属迹线之间的电容、或者在形成在集成电路裸片30中的金属迹线和过孔之间的电容增加。集成电路的导电特征部之间的电容还与它们之间的材料的电介质常数成比例。为此，第一金属间电介质层44是低K电介质层。这表示金属间电介质层44的电介质常数相对较小。这有助于减少形成在第一金属间电介质层44中、之上或之下的特征部之间的电容。金属间电介质层44可以例如是多孔电介质材料，例如多孔二氧化硅或其它多孔材料。备选地，第一金属间电介质层44可以是除了多孔电介质层以外的材料，但仍然由具有非常低的电介质常数的材料形成。 在图3中，第一金属间电介质层44被图案化且被刻蚀以在第一金属间电介质层44中打开沟槽46。第一金属间电介质层44没有被一直刻蚀到覆盖层42。实际上，使用基于时间的控制来刻蚀金属间电介质层44，以选择性刻蚀到一定深度。图3中的沟槽46的深度例如是600人。可以使用反应离子刻蚀本文档来自技高网...

【技术保护点】
一种集成电路裸片，其特征在于，包括：半导体衬底；所述半导体衬底中的多个晶体管；位于所述半导体衬底之上的第一金属迹线和第二金属迹线；在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；在所述第一金属间电介质层中的第一孔隙；在所述第一孔隙中的导电材料；以及在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：J·H·张，L·A·克莱文杰，C·拉登斯，徐移恒，W·克利迈耶，C·戈德堡，
申请(专利权)人：意法半导体公司，国际商业机器公司，
类型：实用新型
国别省市：