具有通孔的功能性玻璃处理晶片制造技术

本发明专利技术涉及具有通孔的功能性玻璃处理晶片。公开了具有电贯穿连接的复合布线电路及其制造方法。所述复合布线电路包括具有第一导电通孔的玻璃。所述第一导电通孔从所述玻璃层的顶面通到所述玻璃层的底面。所述复合布线电路还包括具有第二导电通孔的插入层。所述第二导电通孔从所述插入层的顶面通到所述插入层的底面。所述第二导电通孔被电耦合到所述第一导电通孔。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及具有通孔的功能性玻璃处理晶片。公开了具有电贯穿连接的复合布线电路及其制造方法。所述复合布线电路包括具有第一导电通孔的玻璃。所述第一导电通孔从所述玻璃层的顶面通到所述玻璃层的底面。所述复合布线电路还包括具有第二导电通孔的插入层。所述第二导电通孔从所述插入层的顶面通到所述插入层的底面。所述第二导电通孔被电耦合到所述第一导电通孔。【专利说明】具有通孔的功能性玻璃处理晶片
本专利技术涉及集成电路载体,更具体地,涉及具有通孔(through via)的功能性玻璃处理晶片。
技术介绍
在半导体芯片的封装中，典型地使用有机层压衬底，该有机层压衬底将硅管芯上的精细间距(fine pitch)(典型地0.15到0.2mm)C4焊料凸起(solder bump)散开成更大间距(典型地1.0到1.2mm) BGA (球栅阵列)或LGA (连接盘栅格阵列,land grid array)连接。对于BGA，通过对焊球进行回流以形成永久连接来将芯片封装体附接到印刷电路板上,而LGA型插入物(interposer)在芯片封装体在印刷电路板(PCB)上能够容易地被拆除并且更换的地方提供连接。C4的间距限制了能够被提供给芯片的输入/输出信号(即I/O)的量。注意，功率输出典型地需要C4的相当大的部分。芯片与其所附接到的封装衬底之间的最小C4间距是芯片与衬底之间的热膨胀系数(TCE)之差以及芯片尺寸的函数。如果TCE不同，则热循环在芯片与衬底之间的C4连接处导致应力。通常也比较高的较大间距C4能够在故障之前减轻较大的应变。一种最近开发出来的增加芯片的I/O关断(I/O off)的方法是使用硅载体或插入物，所述硅载体或插入物被放置在芯片和层压衬底之间，并且提供到芯片的精细间距微凸起(bump)连接与到层压衬底的较大间距C4连接之间的空间形变。由于芯片和载体二者都由硅制成，因此由于没有TCE差异，可以使用精细间距微凸起。常规硅载体的使用和组装可以包括使用聚合物层将硅晶片接合到玻璃处理晶片(handler wafer)。在划片之后,娃载体于是被放置在封装衬底上,使得C4与对应的衬垫对准并且被回流以形成穿过C4的电连接，所述封装衬底典型地是有机层压的但也可以是多层陶瓷。然后典型地使用激光释放工艺(laser release process)去除玻璃处理晶片部分，所述激光释放工艺烧蚀/蒸发娃载体与玻璃处理物(handler)之间的聚合物粘合剂。在适当的清洁和表面处理之后，然后使用微凸起将所述(一个或多个)芯片连接到硅载体，并且将底部填充(underfill)材料施加到C4和微凸起层二者，并且固化该底部填充材料。诸如在将芯片与微凸起附接之前对Si载体进行底部填充的备选组装顺序也是可能的。
技术实现思路
尽管使用硅载体有很多显著的优点，但是由于需要附接到临时玻璃处理晶片以允许处理所述载体的背面，该制造工艺复杂。此外，Si载体薄(20-150微米)，并且由于Si载体的薄脆的性质以及热膨胀系数失配应力，大的Si载体通常不能通过C4焊球而被附接到有机层压衬底。因此，本专利技术的一个示例性方面是一种具有电贯穿连接(electrical throughconnection)的复合布线电路。所述复合布线电路包括具有第一导电通孔的玻璃层。所述第一导电通孔从所述玻璃层的顶面通到所述玻璃层的底面。所述复合布线电路还包括具有第二导电通孔的插入层(interposer layer)。所述第二导电通孔从所述插入层的顶面通到所述插入层的底面。所述第二导电通孔被电耦合到所述第一导电通孔。【专利附图】【附图说明】在说明书的结尾处的权利要求中特别指出并且清楚地要求保护被认为是本专利技术的主题。从以下结合附图给出的详细描述，本专利技术的前述及其它目的、特征和优点是显而易见的，在附图中:图1示出了根据本专利技术的一个实施例的具有电贯穿连接的复合布线电路。图2示出了本专利技术的一个实施例，其中玻璃层和插入层通过第一耦合层而被电耦合在一起。图3示出了本专利技术的一个实施例，其中复合布线电路包括第一再分布布线层。图4示出了本专利技术的一个实施例，其中复合布线电路还包括无源电器件。图5示出了本专利技术的一个实施例，其中复合布线电路附接到层压衬底。图6示出了根据本专利技术的一个实施例形成复合布线电路的方法。图7示出了根据本专利技术的一个实施例的其上形成有第二金属过孔(via)的插入晶片。图8示出了根据本专利技术的一个实施例的具有蚀刻出的腔的处理晶片。图9示出了根据本专利技术的一个实施例的具有第一金属过孔和球限制金属衬垫以及耦合层的处理晶片。图10示例出根据本专利技术的一个实施例的接合到插入晶片的处理晶片。图11示出了根据本专利技术的一个实施例的、组装到具有电耦合到微凸起的过孔的处理晶片的减薄的娃晶片。图12示出了根据本专利技术的一个实施例在研磨之后附接有减薄的硅晶片的处理晶片，其中暴露的第二金属过孔被电耦合到焊球。图13示出了根据本专利技术的一个实施例的附接到封装衬底的复合布线电路。【具体实施方式】参考本专利技术的实施例描述本专利技术。贯穿本专利技术的说明书，参考图1-13。当提及图时，贯穿图中示出的相似的结构和元件用相似的附图标记指示。图1示出了根据本专利技术的一个实施例的具有电贯穿连接的复合布线电路102。该复合布线电路102包括具有第一导电通孔106的玻璃层104和具有第二导电通孔114的插入层(interposer layer) 112。在一个实施例中，使用标准娃晶片处理从娃(Si)晶片制造插入层112。玻璃层104在正作为晶片在背面被处理时为相对薄的插入层112提供机械支撑。硅插入物包含穿硅过孔(thru silicon via, TSV)、再分布布线，并且典型地大于(一个或多个)芯片128,并且在某种程度上小于层压衬底126。TSV 114和第一再分布布线124用于在复合布线电路的顶面上的微凸起130与复合布线电路的底面上的C4110之间形成电连接。由于硅BEOL类制程以及可用于Si载体和精细间距(20-150微米)微凸起的间隔设计规则，硅载体或插入物也可以用于在安装于公共硅载体上的两个或更多个芯片之间提供更大数量的输入和输出(I/O)信号，然后可被设置有常规封装结构。一些制造工艺要求导致硅载体薄，在20到150微米厚的量级。在TSV形成步骤中，通常使用深反应离子蚀刻(DRIE)来蚀刻纵横比为约10:1或更小的沟槽和其它特征，并且期望将一个维度上的金属填充特征的宽度限制为约四到八微米，以便在随后的处理中使应力最小。玻璃层104中的第一导电通孔106从玻璃层的顶面通到玻璃层的底面。在一个实施例中，第一导电通孔106终止于C4焊料凸起110。例如可以通过与掩蔽材料相结合的喷砂处理(grit blasting)来形成第一导电通孔。在一个实施例中,所述通孔被铜填充。插入层112中的第二导电通孔114从插入层的顶面通到插入层的底面。此外，第二导电通孔114通过位于Si载体112的顶面上的第一再分布布线(RDL)124而被电耦合到第一导电通孔106。第一导电通孔106和第二导电通孔114 二者都可被例如铜填充。注意，当通过将玻璃处理晶片与硅插入晶片接合到一起而形成复合布线电路102时，它们面对面或顶面对顶面地接合，这将在图6-13中解本文档来自技高网...

【技术保护点】
一种具有电贯穿连接的复合布线电路，所述复合布线电路包括：具有第一导电通孔的玻璃层，所述第一导电通孔从所述玻璃层的顶面通到所述玻璃层的底面；以及具有第二导电通孔的插入层，所述第二导电通孔从所述插入层的顶面通到所述插入层的底面，其中，所述第二导电通孔被电耦合到所述第一导电通孔。

【技术特征摘要】
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【专利技术属性】
技术研发人员：P·S·安德里，E·G·科尔根，R·L·威斯涅夫，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US