一种支持睡眠模式的芯片及方法技术

本发明专利技术提供了一种支持睡眠模式的芯片及方法，时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式；在所述睡眠模式下，所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式。本发明专利技术用以在不影响功能的前提下，关闭所有时钟网络以及所有时钟产生电路，唤醒睡眠模式，从而降低芯片功耗，使芯片功耗达到最低。

【技术实现步骤摘要】
一种支持睡眠模式的芯片及方法
本专利技术涉及电子电路
，具体涉及一种支持睡眠模式的芯片及方法。
技术介绍
随着便携设备应用的日益广泛，芯片的低功耗设计越来越受关注。低功耗技术分两种方法，一种是在不影响功能使用的前提下降低功耗，一种是在影响功能使用的前提下降低功耗。前者降低功耗的幅度较小；后者降低功耗的幅度较大。这两种低功耗技术实际上是功能使用与功耗之间的权衡取舍。对于芯片而言，低功耗的一种技术就是关闭芯片所有功能，芯片进入睡眠模式。睡眠模式的进入通常是由中央处理器控制，睡眠模式的唤醒通常是由特定信号的跳变沿触发。这样可以通过软件控制芯片在不需要工作的时候进入睡眠模式，当软件检测到特定信号的跳变沿发生时，再唤醒芯片进入普通工作模式。睡眠模式又分为两种工作方式：第一种是关闭所有能关闭的时钟，第二种是关闭所有能关闭的电源。第一种工作方式的功耗不如第二种工作方式低，但第一种工作方式唤醒所需的时间比第二种工作方式短很多。目前，现有技术中用于睡眠模式唤醒的边沿检测电路都是需要有时钟才能工作的。因此，芯片进入睡眠模式时，为了给唤醒睡眠模式的边沿检测提供时钟，必须开启电路芯片上的部分时钟生成电路和时钟网络，因而需要消耗部分功耗，对于睡眠模式而言，这部分功耗是需要避免的。因此，目前需要本领域技术人员迫切解决的一个技术问题就是：提供一种在没有时钟的情况下，仍可以实现睡眠模式唤醒的边沿检测电路。在不影响功能的前提下，关闭所有时钟网络以及所有时钟产生电路，唤醒睡眠模式，从而降低芯片功耗，使芯片功耗达到最低。
技术实现思路
本专利技术所要解决的技术问题是提供一种支持睡眠模式的芯片，用以在不影响功能的前提下，关闭所有时钟网络以及所有时钟产生电路，唤醒睡眠模式，从而降低芯片功耗，使芯片功耗达到最低。为了解决上述问题，本专利技术公开了一种支持睡眠模式的芯片，包括中央处理器，时钟控制器和边沿检测电路，其中，所述中央处理器，用于发送低功耗申请至时钟控制器；所述时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式；在所述睡眠模式下，所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式；在所述普通模式下，所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；所述中央处理器，用于依据所述唤醒信号进行中断处理。优选地，所述边沿检测电路包括边沿检测器、恢复时间处理器、同步器、脉冲生成电路、组合逻辑单元、中断寄存器、总线接口，配置寄存器，第一非门，第一或门，第二或门；其中，所述第一或门的输入端分别连接所述第一非门的输出端及所述恢复时间处理器，所述第一或门的输出端连接所述中断寄存器，所述第一非门的输入端接收睡眠模式信号，所述第二或门的输入端分别连接所述脉冲生成电路及所述总线接口，所述第二或门的输出端连接所述边沿检测器；所述总线接口与所述组合逻辑单元以及配置寄存器相连。优选地，在所述睡眠模式下，所述边沿检测器，用于检测待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置1信号，发送至所述第一或门；所述第一或门，用于依据所述低电平的置1信号生成低电平的异步置1信号，发送至所述中断寄存器；所述中断寄存器，用于依据所述低电平的异步置1信号生成高电平的唤醒信号，发送至所述时钟控制器和所述中央处理器；所述时钟控制器，用于依据所述为高电平的唤醒信号开启时钟电路，重新开始为所述边沿检测电路提供系统时钟；所述同步器及所述脉冲生成电路，用于依据所述低电平的置1信号生成同步置1信号，发送至所述第二或门及所述组合逻辑单元；当所述同步置1信号为高电平时，所述第二或门用于依据所述同步置1信号生成同步复位信号，发送至所述边沿检测器，所述边沿检测器用于依据所述同步复位信号进行复位；优选地，在所述普通模式下，所述边沿检测器，用于接收待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置1信号，发送至所述同步器；所述同步器及所述脉冲生成电路，用于依据所述低电平的置1信号生成同步置1信号，发送至所述第二或门及所述组合逻辑单元；当所述同步置1信号为高电平时，所述第二或门用于依据所述同步置1信号生成同步复位信号，发送至所述边沿检测器，所述边沿检测器用于依据所述同步复位信号进行复位；所述组合逻辑单元用于依据所述同步置1信号生成高电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据高电平的信号生成高电平的唤醒信号，发送至所述中央处理器；所述中央处理器用于依据所述高电平的唤醒信号进行中断处理，并生成高电平的软件复位信号，通过所述总线接口发送至所述组合逻辑单元；所述组合逻辑单元，用于依据所述高电平的软件复位信号，生成低电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据低电平的信号将唤醒信号置为低电平。优选地，用于上升沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非门，第一与门，第二与门，第一与非门以及第二与非门；其中，所述第一寄存器接口SN及所述第一与非门的输入端接收待检信号，接口D与所述第一与门的输出端相连，接口Q与所述第一与非门的另一输入端，所述第一与门的输入端及所述第二与非门的输入端相连，所述第一与门的另一输入端与所述第二与门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号，所述第二寄存器接口SN与所述第一与非门的输出端相连，接口D与所述第二与门的输出端相连，接口Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口RN接收系统复位信号，接口CK接收系统时钟；当检测到所述待检信号的第一电平为低电平时，进入半成功状态；当检测到所述待检信号的第二电平为高电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号；所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号；所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。优选地，用于下降沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非门，第三非门，第四非门，第三或门，第一与门，第二与门以及第二与非门；其中，所述第一寄存器接口SN与所述第三非门的输出相连，接口D与所述第一与门的输出端相连，接口Q与所述第四非门的输入端，第一与门的输入端及所述第二与非门的输入端相连，所述第三非门的输入端及所述第三或门的输入端接收待检信号，所述第一与门的另一输入端与所述第二与门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收所述同步复位信号，所述第四非门的输出端与所述第三或门的另一输入端相连，所述第二寄存器接口SN与所述第三或门的输出端相连，接口D与所述第二与门的输出端相连本文档来自技高网...

【技术保护点】
一种支持睡眠模式的芯片，其特征在于，包括中央处理器，时钟控制器和边沿检测电路，?其中，所述中央处理器，用于发送低功耗申请至时钟控制器；?所述时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式；?在所述睡眠模式下，?所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；?所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式；?在所述普通模式下，?所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；?所述中央处理器，用于依据所述唤醒信号进行中断处理。

【技术特征摘要】
1.一种支持睡眠模式的芯片，其特征在于，包括中央处理器，时钟控制器和边沿检测电路，其中，所述中央处理器，用于发送低功耗申请至时钟控制器；所述时钟控制器，用于依据所述低功耗申请关闭时钟电路，暂停为所述边沿检测电路和中央处理器提供系统时钟，触发进入睡眠模式；在所述睡眠模式下，所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；所述时钟控制器，用于依据所述唤醒信号开启时钟电路，重新为所述边沿检测电路和中央处理器提供系统时钟，并发送睡眠模式信号至所述边沿检测电路，触发进入普通模式；在所述普通模式下，所述边沿检测电路，用于检测待检信号，并依据所述待检信号生成唤醒信号；所述中央处理器，用于依据所述唤醒信号进行中断处理；其中，所述边沿检测电路包括边沿检测器、恢复时间处理器、同步器、脉冲生成电路、组合逻辑单元、中断寄存器、总线接口，配置寄存器，第一非门，第一或门，第二或门；其中，所述第一或门的输入端分别连接所述第一非门的输出端及所述恢复时间处理器，所述第一或门的输出端连接所述中断寄存器，所述第一非门的输入端接收睡眠模式信号，所述第二或门的输入端分别连接所述脉冲生成电路及所述总线接口，所述第二或门的输出端连接所述边沿检测器；所述总线接口与所述组合逻辑单元以及配置寄存器相连。2.根据权利要求1所述的支持睡眠模式的芯片，其特征在于，在所述睡眠模式下，所述边沿检测器，用于检测待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置1信号，发送至所述第一或门；所述第一或门，用于依据所述低电平的置1信号生成低电平的异步置1信号，发送至所述中断寄存器；所述中断寄存器，用于依据所述低电平的异步置1信号生成高电平的唤醒信号，发送至所述时钟控制器和所述中央处理器；所述时钟控制器，用于依据所述高电平的唤醒信号开启时钟电路，重新开始为所述边沿检测电路提供系统时钟；所述同步器及所述脉冲生成电路，用于依据所述低电平的置1信号生成同步置1信号，发送至所述第二或门及所述组合逻辑单元；当所述同步置1信号为高电平时，所述第二或门用于依据所述同步置1信号生成同步复位信号，发送至所述边沿检测器，所述边沿检测器用于依据所述同步复位信号进行复位。3.根据权利要求1或2所述的支持睡眠模式的芯片，其特征在于，在所述普通模式下，所述边沿检测器，用于接收待检信号，并在所述待检信号的跳变沿发生变化时，发送低电平的边沿检测信号至所述恢复时间处理器；所述恢复时间处理器，用于依据所述低电平的边沿检测信号生成低电平的置1信号，发送至所述同步器；所述同步器及所述脉冲生成电路，用于依据所述低电平的置1信号生成同步置1信号，发送至所述第二或门及所述组合逻辑单元；当所述同步置1信号为高电平时，所述第二或门用于依据所述同步置1信号生成同步复位信号，发送至所述边沿检测器，所述边沿检测器用于依据所述同步复位信号进行复位；所述组合逻辑单元用于依据所述同步置1信号生成高电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据高电平的信号生成高电平的唤醒信号，发送至所述中央处理器；所述中央处理器用于依据所述高电平的唤醒信号进行中断处理，并生成高电平的软件复位信号，通过所述总线接口发送至所述组合逻辑单元；所述组合逻辑单元，用于依据所述高电平的软件复位信号，生成低电平的信号，发送至所述中断寄存器，所述中断寄存器用于依据低电平的信号将唤醒信号置为低电平。4.根据权利要求1所述的支持睡眠模式的芯片，其特征在于，用于上升沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非门，第一与门，第二与门，第一与非门以及第二与非门；其中，所述第一寄存器接口SN及所述第一与非门的输入端接收待检信号，接口D与所述第一与门的输出端相连，接口Q与所述第一与非门的另一输入端，所述第一与门的输入端及所述第二与非门的输入端相连，所述第一与门的另一输入端与所述第二与门的输入端及所述第二非门的输出端相连，所述第二非门的输入端接收同步复位信号，所述第二寄存器接口SN与所述第一与非门的输出端相连，接口D与所述第二与门的输出端相连，接口Q与所述第二与门的另一输入端及所述第二与非门的另一输入端相连；所述第一寄存器及所述第二寄存器的接口RN接收系统复位信号，接口CK接收系统时钟；当检测到所述待检信号的第一电平为低电平时，进入半成功状态；当检测到所述待检信号的第二电平为高电平时，进入成功状态；在所述成功状态下，输出为低电平的边沿检测信号；所述半成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出低电平的信号，所述第二与非门的输出端输出高电平的边沿检测信号；所述成功状态下所述第一寄存器输出高电平的信号，所述第二寄存器输出高电平的信号，所述第二与非门的输出端输出为低电平的边沿检测信号。5.根据权利要求4所述的支持睡眠模式的芯片，其特征在于，用于下降沿检测的边沿检测器包括第一寄存器，第二寄存器，第二非门，第三非门，第四非门，第三或门，第一与门，第二与门以及第二与非门；其中，所述第一寄存器接口SN与所述第三非门的输出相连，接口D与所述第一与门的输出端相连，接口Q与所述第四非门的输入端，第一与门的...

【专利技术属性】
技术研发人员：李宝魁，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：