用于系统内扫描测试的半导体电路和方法技术方案

本发明专利技术涉及用于系统内扫描测试的半导体电路和方法。一种包括具有组合逻辑块的数字电路部分的半导体电路，包括将预定义数字测试样式加载和应用到组合逻辑块的输入的扫描链。双向通信端口适用于把到来数据写到数字电路部分的地址空间。扫描控制硬件包括映射到双向通信端口的地址空间的多个可单独寻址扫描控制寄存器。本发明专利技术另一方面涉及利用扫描链通过将比特值写到可单独寻址扫描控制寄存器的输入和从可单独寻址扫描控制寄存器的至少一个输出读取比特值而测试半导体电路的数字电路部分的方法。本发明专利技术允许在安装在印刷电路板上的同时彻底测试和诊断故障半导体器件，包括其内核逻辑器。

【技术实现步骤摘要】

本专利技术涉及具有包括组合逻辑块的数字电路部分的半导体电路。该半导体电路包括扫描链，用于将预定义的数字测试样式(pattern)加载和应用到组合逻辑块的输入。双向通信端口适用于将到来数据(incoming data)写入到数字电路部分的地址空间，诸如寄存器和/或存储器地址。扫描控制硬件包括多个可单独寻址的扫描控制寄存器，其映射到双向通信端口的地址空间。本专利技术的另一方面涉及利用扫描链通过将比特值写入到可单独寻址的扫描控制寄存器的输入并且从可单独寻址的扫描控制寄存器的至少一个输出读取比特值来测试半导体电路的数字电路部分的方法。本专利技术允许在安装在印刷电路板上时通过扫描链来彻底地测试和诊断故障半导体器件，包括其内核逻辑。
技术介绍
本专利技术在数字半导体器件或集成电路(IC)的测试方面对已有的ATPG(自动测试样式生成)测试方法、芯片上扫描控制硬件和ATE设备提供有价值的改进。现有ATPG测试方法广泛用于半导体产业中，用于制造期间的数字IC测试，从而可以在生产测试期间识别并丢弃有缺陷的半导体器件。现有ATPG测试方法也可以用于诊断目的，以识别经常失效的数字逻辑/门的特定部分，从而如果良率指数不可接受，则可以重新设计易出错的数字逻辑部分。现有ATPG测试方法需要使用待测半导体器件的大量外部可访问的管脚或焊盘。在半导体器件的生产测试期间使用这些外部管脚，以通过芯片上扫描链逻辑器将数字测试样式应用到待测数字逻辑器。扫描链逻辑器耦合到半导体器件或电路的数字逻辑块的输入和输出。读出对所应用的数字测试样式以及对半导体器件的操作模式的控制(即扫描模式激活或正常模式操作)的数字响应样式也需要外部扫描焊盘或管脚。此外，由于耦合到数字逻辑器的不同逻辑块的大量单独扫描链用于典型的数字半导体电路，因此必须为ATPG测试分配的外部管脚的数量变大。后一事实要求为ATPG测试目的所分配的每个外部管脚具有多种功能，使得这些管脚可以在半导体器件的正常操作模式期间(即，不在扫描模式下)用作普通数据I/O管脚或焊盘。因此，大量外部管脚允许使用ATE设备用于ATPG测试，其可以(通过定制探测工具)物理地访问并且电地控制半导体器件的所有外部/封装管脚的逻辑状态。该特征限制了在半导体器件被封装和运输到客户之前将ATPG测试方法应用于晶片级生产测试。一旦半导体器件安装在客户的印刷电路板(PCB)上，具有ATPG功能的外部管脚就变为电耦合到周围的板载电路，这消除了控制外部ATPG管脚上的逻辑状态和电压的可能性。在半导体器件附连到客户的电路板之后，通常在客户的制造设施处对板进行测试。因此，如果在板级测试期间半导体器件出故障，或怀疑出故障，则当需要故障分析时，必须从客户的板移除半导体器件。归因于现代半导体电路的管脚数量、小管脚节距和极小的尺寸，这是耗时的并且易出错的操作。出故障的半导体电路可能因此被PCB移除操作本身所损坏。这可能经常使得无法正确地诊断或分析所怀疑的或出故障的半导体器件。遗憾的是，无论如上所述应用于半导体器件的现有的基于ATPG的生产级测试如何，在初始板级测试期间检测故障在几乎所有类型的应用中都是重要的。这归因于期望消除半导体器件的“早期故障”，该故障产生在半导体器件的运输之后，但在客户分发电路板之前。此外，检测“早期故障”在安全性严格的应用(例如汽车、医疗或航空)中变得日益重要。因此，将非常有益的是，设计一种用于半导体器件的测试方法以及集成的或芯片上的扫描链硬件，其促进了在安装在客户的PCB中时彻底地测试和诊断故障半导体器件。该特征允许客户在其工厂测试故障半导体器件。此外，半导体器件的制造商能够测试所返回的半导体器件，同时它们保持为板安装状态，由此消除了耗时和冒险的移除器件的处理。还将有利的是以现有的数字测试样式来执行故障半导体器件的测试以及为半导体制造器件的现有ATPG测试目的而开发的现有芯片上扫描链硬件的再使用。尽管半导体器件安装在客户的印刷电路板中，这些特征也将确保测试的数字逻辑电路系统的高并且可预测的扫描测试覆盖。本专利技术解决了上述问题以及与现有ATPG测试方法和芯片上扫描控制逻辑器或硬件关联的挑战，以提供所概括的期望特征和解决方案，以及如下面进一步详细说明的诸多其他特征。
技术实现思路
本专利技术的第一方面涉及一种半导体电路，包括具有组合逻辑块的数字电路部分。所述半导体电路包括扫描链，用于将预定义的数字测试样式加载和应用到所述组合逻辑块的输入。所述扫描链构造为响应于所述预定义的数字测试样式，读取并发送所述组合逻辑块的输出产生的数字响应样式。双向通信端口适用于将到来数据写入到包括寄存器地址和存储器地址之一的所述数字电路部分的地址空间。扫描控制硬件构造为选择性地将所述半导体电路置于扫描模式和操作模式之一，并且进一步包括:第一扫描接口节点，耦合到所述扫描链，用于选择性启用和禁用所述扫描链；第二扫描接口节点，耦合到所述扫描链，用于加载所述预定义的数字测试样式；第三扫描接口节点，耦合到所述扫描链，用于钟控所述扫描链；以及第四扫描接口节点，耦合到所述扫描链的输出，用于临时存储和输出所述数字响应样式的比特值。第一、第二、第三和第四可单独寻址的扫描控制寄存器分别操作地耦合到所述第一、第二、第三和第四扫描接口节点；所述第一、第二、第三和第四可单独寻址的扫描控制寄存器被映射到所述双向通信端口的地址空间。所述双向通信端口还优选适用于:从映射到其地址空间的寄存器地址和/或存储器地址读取数据，诸如比特值或逻辑状态。根据本专利技术的以上列出的扫描控制寄存器到所述双向通信端口的地址空间的映射提供大量优点。地址空间映射允许比特值有选择地写入到所述第一、第二和第三扫描控制寄存器或任何其它地址空间映射了的扫描控制寄存器的输入。类似地，扫描控制寄存器的地址空间映射允许有选择地读取所述第四扫描控制寄存器或任何其它地址空间映射了的扫描控制寄存器的输出的比特值或逻辑状态。相应地，可以启用或禁用所述扫描链，并且所述预定义的数字测试样式的比特值在来自所述双向通信端口的适当寻址的写入命令启用所述扫描链时加载到所述扫描链。类似地，扫描链可以由从双向通信端口传输的时钟信号通过寻址并且随后断言(assert)和解除断言第三可单独寻址的扫描控制寄存器的输入而被钟控。此外，地址空间映射还允许有选择地读取所述扫描控制寄存器的输出的比特值或状态，诸如所述第四可单独寻址的扫描控制寄存器所提供的数字响应样式的输出比特值。可以通过依次地寻址第四可单独寻址的扫描控制寄存器和读取输出比特值来从或通过双向通信端口读取数字响应样式的这些输出比特值。因此，可以利用双向通信端口通过依次将适当的读写命令发布到可单独寻址的扫描控制寄存器来将ATPG测试方法(包括数字测试样式的应用以及数字响应样式的读出)应用于半导体电路的组合逻辑块。这可以在不使用半导体电路的任何传统外部可访问扫描控制管脚并且不使用接口连接到这些外部扫描控制管脚的相关ATE设备的情况下执行。相反，扫描测试命令和预定数字测试样式可以由外部微处理器生成并且从所述外部微处理器通过所述双向通信端口发送，以控制芯片上扫描控制硬件的操作。所述外部微处理器在一些应用中可以与当前的半导体器件一起布置在客户的印刷电路板(PCB)上，从而通过对外部微处理器和半导体电本文档来自技高网...

【技术保护点】
一种半导体电路，包括：数字电路部分，包括组合逻辑块；扫描链，用于将预定义数字测试样式加载和应用到所述组合逻辑块的输入，所述扫描链配置为响应于所述预定义数字测试样式读取和发送所述组合逻辑块的输出产生的数字响应样式；双向通信端口，用于把到来数据写入到所述数字电路部分的包括寄存器地址和存储器地址之一的地址空间；扫描控制硬件，配置为选择性地将所述半导体电路置于扫描模式和操作模式之一，并且进一步包括：第一扫描接口节点，耦合到所述扫描链，用于选择性地启用和禁用所述扫描链；第二扫描接口节点，耦合到所述扫描链，用于加载所述预定义数字测试样式；第三扫描接口节点，耦合到所述扫描链，用于钟控所述扫描链；以及第四扫描接口节点，耦合到所述扫描链的输出，用于临时存储和输出所述数字响应样式的比特值；第一、第二、第三和第四可单独寻址扫描控制寄存器，操作上分别耦合到所述第一、第二、第三和第四扫描接口节点，所述第一、第二、第三和第四可单独寻址扫描控制寄存器映射到所述双向通信端口的地址空间。

【技术特征摘要】
2012.08.13 US 13/584,6301.一种半导体电路,包括: 数字电路部分，包括组合逻辑块； 扫描链，用于将预定义数字测试样式加载和应用到所述组合逻辑块的输入，所述扫描链配置为响应于所述预定义数字测试样式读取和发送所述组合逻辑块的输出产生的数字响应样式； 双向通信端口，用于把到来数据写入到所述数字电路部分的包括寄存器地址和存储器地址之一的地址空间； 扫描控制硬件，配置为选择性地将所述半导体电路置于扫描模式和操作模式之一，并且进一步包括: 第一扫描接口节点，耦合到所述扫描链，用于选择性地启用和禁用所述扫描链； 第二扫描接口节点，耦合到所述扫描链，用于加载所述预定义数字测试样式； 第三扫描接口节点，耦合到所述扫描链，用于钟控所述扫描链；以及第四扫描接口节点，耦合到所述扫描链的输出，用于临时存储和输出所述数字响应样式的比特值； 第一、第二、第三和第四可单独寻址扫描控制寄存器，操作上分别耦合到所述第一、第二、第三和第四扫描接口节点，所述第一、第二、第三和第四可单独寻址扫描控制寄存器映射到所述双向通信端口的地址空间。2.如权利要求1所述的半导体电路，其中，所述扫描控制硬件包括: 一组外部可访问的扫描输入焊盘； 一组扫描选择复用器，插置在扫描接口节点与第一、第二和第三扫描控制寄存器的相应输出之间，从而所述扫描选择复用器的第一输入稱合到所述扫描控制寄存器的相应输出，且所述扫描选择复用器的第二输入耦合到该组外部可访问的扫描输入焊盘中的相应扫描输入焊盘， 其中，每个扫描选择复用器受控于可单独寻址扫描控制寄存器所提供的扫描配置信号，从而所述扫描链可从该组扫描控制寄存器和该组外部可访问的扫描输入焊盘之一选择性地驱动。3.如权利要求1或2所述的半导体电路，其中，所述扫描控制硬件包括: 时钟倍频器，具有耦合到所述半导体电路的系统时钟信号的时钟输入，并且配置为产生具有比所述系统时钟更高频率的倍频时钟信号； 时钟复用器，耦合到所述第三扫描控制寄存器的输出和所述倍频时钟信号，以选择性地将所述第三扫描控制寄存器的输出和所述倍频时钟信号之一发送到所述第三扫描接口节点。4.如权利要求1或2所述的半导体电路，其中，所述扫描控制硬件包括: 第五可单独寻址扫描控制寄存器，用于接收和临时存储从所述双向通信端口发送的预定期望或参考比特样式的比特值； 数据比较器电路，设置在所述数字电路部分上，其中所述数据比较器电路的第一输入耦合到所述扫描链的输出，所述数据比较器电路的第二输入耦合到所述第五可单独寻址扫描控制寄存器的输出； 第六可单独寻址扫描控制寄存器，耦合到所述数据比较器电路的输出，用于接收和存储所述比较的结果。5.如权利要求4所述的半导体电路，其中，所述第六可单独寻址扫描控制寄存器包括误差标记电路，配置为在所述数据比较器电路的输出处首先检测到数据误差时，断言误差标记，并且贯穿所述期望比特样式与所述数字响应样式之间的剩余比特比较保持断言状态。6.如权利要求1所述的半导体电路，还包括: 第七扫描接口节点，耦合到所述扫描链，用于重置所述扫描链； 第七可单独寻址扫描控制寄存器，耦合到所述第七扫描接口节点。7.如权利要求1所述的半导体电路，其中，所述双向通信端口包括I2C数据通信接口、SPI数据通信接口、JTAG数据通信接口中的至少一个。8.如权利要求1所述的半导体电路，其中，所述扫描链包括: 多个级联触发器，具有耦合到所述组合逻辑块的输入的相应输出； 多个复用器，每个复用器具有耦合到所述组合逻辑块的输出的第一输入和耦合到所述多个级联触发器中的相应触发器的输出的第二输入， 所述多个复用器的输出耦合到所述多个级联触发器的相应输入，且每个复用器的选择输入耦合到所述第一扫描接口节点，每个所述级联触发器的时钟输入耦合到所述第三扫描接口节点。9.如权利要求1所述的半导体电路，其中，所述第一、第二、第三和第四可单独寻址扫描控制寄存器每个包括诸如SR触发器或D触发器之类的触发器。10.一种电子电路板套件，包括: 印刷电路板，包括多条迹线； 根据权利要求1的半导体电路，在第一位置处附连到所述印刷电路板，从而所述双向通信端口耦合到布置在所述印刷电路板上的有线数据总线； 微处理器，在第二位置处附连到所述印刷电路板，并且具...

【专利技术属性】
技术研发人员：D·兰伯，K·O·D·弗兰森，D·霍萨克，
申请(专利权)人：亚德诺半导体股份有限公司，
类型：发明
国别省市：