闪存装置及其操作的方法制造方法及图纸

本发明专利技术涉及一种闪存装置及其操作方法，该闪存装置中的逻辑读取操作时机可由焊盘串行输出电路改善，所述焊盘串行输出电路接收最后指令时脉前的预解码指令信号以及预取逻辑信号，其在所述指令输入序列的最后时脉中对所述焊盘串行输出电路中的指令执行快速解析。在另一实施方式中，第一指令的预解码以及数据预取可在指令输入的第4个时脉中执行，第二指令的预解码可在指令输入的第7个时脉中执行。二元及四元输入/输出串行周边接口的两种串行协议接口以及四元周边接口皆可支持。

Flash memory device and method for operating the same

The invention relates to a flash memory device and operation method of the flash memory device logical read operation time can be improved by serial output circuit pad, the pad pre decoded instruction signal output circuit receives the serial clock before the last instruction and the prefetch logic signal, the clock at the end of the command input sequence on the pad serial output circuit in the instruction execution and rapid analytical. In another embodiment, pre decoding of the first instruction and data prefetching may be performed in the fourth clock of the instruction input, and the pre decoding of the second instruction may be executed in the seventh clock of the instruction input. Two serial and four yuan input / output peripheral interface two serial protocol interface, and four yuan peripheral interface can support.

【技术实现步骤摘要】

本专利技术是有关于一种，且特别是有关于一种在闪存上的逻辑数据读取的装置及方法。
技术介绍
由于较少的脚位数及简单的接口，单位串行及多位串行闪存已经变得普遍。最简单的接口是一位串行周边接口(Serial Peripheral Interface, SPI)。一位串行周边接口通信协议包含使用者送出8位的指令、地址字节、以及选择性的虚拟字节(drnnrnybytes)给串行周边接口闪存装置，并且串行周边接口闪存装置将回传数据给使用者作为回应。单一的8位指令可识别读取、抹除/程序化、或另一个适当的操作。对于要求快速读取效能的高效能系统应用，已经发展出例如双串行周边接口(SP1-Dual)、四串行周边接口(SP1-Quad)、以及四元周边接口 (Quad Peripheral Interface, QPI)的多位串行接口。在四串行周边接口中，以一次一位的方式串行地提供8位指令，但是所有的后续栏位(例如地址、选择性的虚拟字节、以及数据)是在4位(四)串行基础上完成以改善读取量。在四元周边接口中，所有的栏位(例如8字节指令、地址、选择性的虚拟字节以及数据)都是以4位串行完成。以此方式，四元周边接口于两个时脉周期提供8位指令，而四串行周边接口则需要8个时脉周期。各种多位串行快闪接口通信协议说明于例如由Jigour等人申请的第7558900号美国专利，其发布于2009年7月7日。闪存装置所执行的读取操作类型典型上包括闪存单元阵列读取以及逻辑读取。图1绘示在典型的闪存中，用以执行逻辑读取的电路方块示意图。逻辑电路12从不同的寄存器(例如图2中的寄存器4)接收逻辑数据，例如状态数据、联合电子设备工程委员会(Joint Electron Device Engineering Council, JEDEC)制造商以及部分认证数据。逻辑电路12也接收串行输入SI，其包括多个指令以及不同的输入数据。逻辑电路12完全地解码在第8个时脉上的各个指令，假若所述指令为信号JEDEC、RDSR1或RDSR2时，则分别选择数据JEDECID、SRl或是SR2，并将所选择的指令以逻辑数据L0GICDATA的身分提供至数据寄存器14。当指令为闪存装置读取指令时，数据寄存器14也从所述闪存单元阵列中接收阵列数据ARRAYDATA。基于来自逻辑电路12的输入信号，例如信号JEDEC、RDSR1以及RDSR2，数据寄存器14选择逻辑数据L0GICDATA或是阵列数据ARRAYDATA，并且将所选择数据以串行数据输出信号SDOUT/输出。焊盘串行输出电路16包括输出驱动器，当焊盘串行输出电路16在串行数据输出信号SDOUT/为逻辑数据时被信号RDLD所致能，或是在串行数据输出信号SDOUT/为存储器阵列数据时被信号OEIN所致能时，所述输出驱动器即输出串行数据输出信号SDOUT/至封装的闪存装置的接触面，例如铅、焊盘或是脚位等。焊盘串行输出电路16是由系统时脉SCK控制，而逻辑电路12以及数据寄存器14则由时脉信号CLK所控制，也就是由输入焊盘电路10所缓冲的系统时脉SCK。逻辑电路12的更详细细节绘示于图2中。逻辑电路12对串行输入SI中的指令解码，并且提供一信号，其可唯一识别逻辑读取指令、用于读取数据JEDECID的说明性信号JEDEC、用于读取第一状态寄存器的信号RDSRl以及用于读取第二状态寄存器的信号RDSR2。这些信号在组合性逻辑电路24中组合，以获得象征逻辑数据读取指令的信号RDLD。信号RDLD被施于多工器26的选定输入，当触发信号RDLD时，多工器26从其多个数据输入的其中之一选择逻辑数据LOGICDATA，否则即选择来自于寄存器25的数据，寄存器25储存由主阵列感测放大器2接收的闪存阵列数据。焊盘串行输出电路16的更详细细节绘示于图3中。输出驱动器34由时脉信号CLK以及来自D型正反器32的输出致能信号OE控制。D型正反器32基于施加于输入端SET的信号RDLD以及施加于输入端D的信号OEIN而产生输出致能信号0E。输入信号OEIN用于阵列读取。D型正反器32以及输出驱动器34皆由时脉信号CLK控制。
技术实现思路
本专利技术的一实施例提供一种闪存装置，其具有可回应于一组逻辑读取指令而输出逻辑数据的能力，包括外部信号输入端、可定址闪存单元阵列、数据寄存器、多数个寄存器以及指令和控制逻辑电路。数据寄存器耦接于所述可定址闪存单元阵列，用以接收并储存来自于所述可定址闪存单元阵列的阵列数据。多个寄存器用以储存逻辑数据。指令和控制逻辑电路，包括预取逻辑电路(pre-fetch logic)以及输出控制逻辑电路。预取逻辑电路耦接于所述外部信号输入端，用以当所述外部信号输入端接收指令的最高有效位的第一部分序列为预测的特定逻辑数据读取指令时，依据所述多个逻辑读取指令的特定其中之一，从所述多个逻辑数据寄存器的其中之一预取逻辑数据。输出控制逻辑电路耦接于所述外部信号输入端，用以当所述外部信号输入端接收指令的最高有效位的第二部分序列为预测的所述多数个逻辑数据读取指令的任意其中之一时，产生预测的逻辑读取指令信号。所述闪存装置更包括焊盘串行输出电路，其耦接于所述数据寄存器、预取逻辑电路、输出控制逻辑电路以及外部信号接收端，用以当该预测的逻辑读取指令信号以及除了所述第一部分序列及第二部分序列之外的部分指令解析收到的所述多个逻辑数据读取指令的任意其中之一时，选择及输出来自所述预取逻辑电路的逻辑数据。本专利技术的另一实施例提供一种操作闪存装置的方法，所述闪存装置具有闪存单元阵列，用以回应于具有预定指令位数量的逻辑读取指令，以提供逻辑数据至应用程序。所述方法包括:接收位数少于预定指令位数量的指令的位序列，所述多个接收的位序列为所述指令的多个最高有效位。在所述闪存装置的逻辑电路中对所述接收的位序列预解码(pre-decoding),以判别所述接收位序列是否匹配对应的逻辑读取指令的位序列。在所述焊盘串行输出电路中完成对所述指令其余位的解码，以判别在所述预解码的步骤中的匹配是否正确地预测所述逻辑读取指令。依据所述逻辑读取指令输出逻辑数据。本专利技术的另一实施例提供一种操作闪存装置的方法，所述闪存装置具有闪存单元阵列，用以回应于具有预定指令位数量的逻辑读取指令，以提供逻辑数据至应用程序，所述方法包括:接收位数少于预定指令位数量的指令的第一位序列，所述多个接收的第一位序列为所述指令的多个最高有效位。在所述闪存装置的逻辑电路中对所述接收的第一位序列预解码，以判别所述接收的第一位序列是否匹配对应的逻辑读取指令的位序列。依据在所述预解码步骤中匹配的所述逻辑读取指令来预取逻辑数据。接收位数少于预定指令位数量但多于所述第一位序列的指令的第二位序列，所述多个接收的第二位序列为所述指令的多个最高有效位。在所述闪存装置的逻辑电路中对所述接收的第二位序列预解码，以判别所述接收的第二位序列是否匹配对应的逻辑读取指令的位序列。在所述焊盘串行输出电路中完成对所述指令其余位的解码，以判别在所述第二序列预解码的步骤中的匹配是否正确地预测所述逻辑读取指令。输出在所述预取步骤中所预取的逻辑数据。在一变化中，最高有效位的所述第一序列以及第二序列为7位。在另一变化中，最高有效位的所述第一部分序列为4位,且本文档来自技高网...

【技术保护点】
一种闪存装置，其具有能够回应于一组逻辑读取指令而输出逻辑数据的能力，包括：外部信号输入端；可定址闪存单元阵列；数据寄存器，耦接于该可定址闪存单元阵列，用以接收并储存来自于该可定址闪存单元阵列的阵列数据；多个寄存器，用以储存逻辑数据；指令和控制逻辑电路，包括：预取逻辑电路，耦接于该外部信号输入端，用以当该外部信号输入端接收指令的最高有效位的第一部分序列为预测的特定逻辑数据读取指令时，依据该些逻辑读取指令的特定其中之一，从该逻辑数据寄存器的其中之一预取逻辑数据；输出控制逻辑电路，耦接于该外部信号输入端，用以当该外部信号输入端接收指令的最高有效位的第二部分序列为预测的该多个逻辑数据读取指令的任意其中之一时，产生预测的逻辑读取指令信号；以及焊盘串行输出电路，耦接于该数据寄存器、该预取逻辑电路、该输出控制逻辑电路以及该外部信号接收端，用以当该预测的逻辑读取指令信号以及除了该第一部分序列及该第二部分序列之外的部分指令解析收到该些逻辑数据读取指令的任意其中之一时，选择及输出来自该预取逻辑电路的逻辑数据。

【技术特征摘要】
1.一种闪存装置，其具有能够回应于一组逻辑读取指令而输出逻辑数据的能力，包括: 外部信号输入端； 可定址闪存单元阵列； 数据寄存器，耦接于该可定址闪存单元阵列，用以接收并储存来自于该可定址闪存单元阵列的阵列数据； 多个寄存器，用以储存逻辑数据； 指令和控制逻辑电路，包括: 预取逻辑电路，耦接于该外部信号输入端，用以当该外部信号输入端接收指令的最高有效位的第一部分序列为预测的特定逻辑数据读取指令时，依据该些逻辑读取指令的特定其中之一，从该逻辑数据寄存器的其中之一预取逻辑数据； 输出控制逻辑电路，耦接于该外部信号输入端，用以当该外部信号输入端接收指令的最高有效位的第二部分序列为预测的该多个逻辑数据读取指令的任意其中之一时，产生预测的逻辑读取指令信号；以及 焊盘串行输出电路，耦接于该数据寄存器、该预取逻辑电路、该输出控制逻辑电路以及该外部信号接收端，用以当该预测的逻辑读取指令信号以及除了该第一部分序列及该第二部分序列之外的部分指令解析收到该些逻辑数据读取指令的任意其中之一时，选择及输出来自该预取逻辑电路的逻辑数据。2.如权利要求1所述的闪存装置，其中: 该外部信号输入端遵守串行周边接口协议，并包括串行输入信号线；以及 该焊盘串行输出电路遵守串行周边接口协议，并包括串行数据输出线。3.如权利要求1所述的闪存装置，其中: 该外部信号输入端遵守四元周边接口协议，并且包括第一串行输入/输出信号线、第二串行输入/输出信号线、第三串行输入/输出信号线以及第四串行输入/输出信号线；以及 该焊盘串行输出电路遵守四元周边接口协议，并且包括第一一位焊盘串行输出电路，其耦接于该第一串行输入/输出信号线、第二一位焊盘串行输出电路，其耦接于该第二串行输入/输出信号线、第三一位焊盘串行输出电路，其耦接于该第三串行输入/输出信号线以及第四一位焊盘串行输出电路，其耦接于该第四串行输入/输出信号线。4.如权利要求1所述的闪存装置，其中该第一以及该第二部分序列的最高有效位为7位。5.如权利要求4所述的闪存装置，其中: 该外部信号输入端遵守串行周边接口协议，并且包括串行输入信号线；以及 该焊盘串行输出电路遵守串行周边接口协议，并且包括串行数据输出线。6.如权利要求1所述的闪存装置，其中: 最闻有效位的该第一部分序列为4位；以及 最闻有效位的该第二部分序列为7位。7.如权利要求6所述的闪存装置，其中: 该外部信号输入端遵守四元周边接口协议，并且包括第一串行输入/输出信...

【专利技术属性】
技术研发人员：陈毓明，苏腾，厉志刚，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：