层叠型半导体封装、印刷布线板和印刷电路板制造技术

本发明专利技术公开了层叠型半导体封装、印刷布线板和印刷电路板。提供了一种半导体封装，其包括印刷布线板和半导体芯片，半导体芯片具有第一信号端子和第二信号端子并被安装在印刷布线板上。印刷布线板具有形成于其表层上的用于焊料接合的第一焊接区和第二焊接区。另外，印刷布线板具有用于电连接半导体芯片的第一信号端子和第一焊接区的第一布线图案和用于电连接半导体芯片的第二信号端子和第二焊接区的第二布线图案。第二布线图案被形成为使得其布线长度大于第一布线图案的布线长度。第二焊接区被形成为使得其表面积大于第一焊接区的表面积。这减小了由于布线长度差异引起的传输线特性差异。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了层叠型半导体封装、印刷布线板和印刷电路板。提供了一种半导体封装，其包括印刷布线板和半导体芯片，半导体芯片具有第一信号端子和第二信号端子并被安装在印刷布线板上。印刷布线板具有形成于其表层上的用于焊料接合的第一焊接区和第二焊接区。另外，印刷布线板具有用于电连接半导体芯片的第一信号端子和第一焊接区的第一布线图案和用于电连接半导体芯片的第二信号端子和第二焊接区的第二布线图案。第二布线图案被形成为使得其布线长度大于第一布线图案的布线长度。第二焊接区被形成为使得其表面积大于第一焊接区的表面积。这减小了由于布线长度差异引起的传输线特性差异。【专利说明】层叠型半导体封装、印刷布线板和印刷电路板
本专利技术涉及包括其上安装有半导体元件的印刷布线板的半导体封装，以及涉及具有封装堆叠(PoP)结构的层叠型半导体封装。
技术介绍
作为半导体封装的一种形式，具有PoP结构的层叠型半导体封装是已知的(参见日本专利申请特开N0.2011-14757)。其是这样的结构:其中上部半导体封装(例如，其上安装有DDR存储器的封装)层叠在下部半导体封装(例如，其上安装有系统LSI的封装)上。上部半导体封装包括:作为半导体元件的上部半导体芯片和其上安装有上部半导体芯片的上部印刷布线板。下部半导体封装包括:作为半导体元件的下部半导体芯片和其上安装有下部半导体芯片的下部印刷布线板。下部半导体芯片与上部半导体芯片之间的通信通过经由焊料接合下部印刷布线板的焊接区(land)和上部印刷布线板的焊接区而形成的传输线进行。一般地，半导体芯片之间的通信需要多根传输线。作为示例，当在系统LSI和DDR存储器之间进行8位通信时，用于传输数据信号的八根总线布线DQ到DQ和用于传输选通信号的两根差分信号布线DQS和/DQS是必需的。近些年来，系统在功能性方面更加复杂，并且用于上部和下部半导体芯片之间通信的传输线的数量远远超过100根。要求半导体元件之间的通信信号彼此同步到某种程度以使得不会发生误操作。为了确保同步，将设置在半导体元件内的总线电路或差分电路形成为具有相同的电路特性。另外，要求作为传输线的总线布线或差分信号布线具有相同的传输线特性。近些年来，随着系统在功能性方面变得更加复杂，信号速度得到提高，并且可允许的同步变得更为严格。然而，从半导体元件信号端子延伸到焊接区的布线的长度依赖于焊接区位置而变化，因此，布线的长度变化，并且，由于由此引起的寄生电感的差异，传输线特性变化。如果传输线特性在布线之间变化，则在信号接收侧的半导体元件中，波形在多个信号之间变化，因此，难以确保信号的同步。
技术实现思路
相应地，本专利技术的一个目的在于减小由于布线长度差异引起的传输线特性差异。根据本专利技术的一个方面，提供了一种层叠型半导体封装，包括:第一半导体封装，包括第一半导体兀件和第一布线板，第一半导体兀件具有第一信号端子和第二信号端子，第一布线板在其一个表面上安装有第一半导体元件，以及在其另一表面上形成有多个用于外部连接的焊接区，所述多个用于外部连接的焊接区被电连接到外部，第一布线板的所述一个表面上设置有用于焊料接合的第一焊接区和第二焊接区、用于对第一信号端子和第一焊接区进行电连接的第一布线图案以及用于对第二信号端子和第二焊接区进行电连接的第二布线图案；第二半导体封装，层叠在第一半导体封装上，第二半导体封装包括第二半导体元件和第二布线板，第二布线板在其一个表面上安装有第二半导体元件，以及在其另一表面上形成有用于连接的第三焊接区和用于连接的第四焊接区，用于连接的第三焊接区和用于连接的第四焊接区分别被电连接到设置在第一布线板上的用于连接的第一焊接区和用于连接的第二焊接区；以及，焊料接合部分，用于将第一布线板上的用于连接的第一焊接区与第二布线板上的用于连接的第三焊接区电连接在一起，并用于将第一布线板上的用于连接的第二焊接区与第二布线板上的用于连接的第四焊接区电连接在一起，其中，第二布线图案的长度大于第一布线图案的长度，并且第二焊接区的表面积大于第一焊接区的表面积。根据本专利技术，第二焊接区处产生的寄生电容大于第一焊接区处产生的寄生电容，因此，由于布线长度差异引起的传输线特性差异可被减小，以确保通过布线传输的信号的同步。从参照附图对示例性实施例进行的以下描述中，将会明了本专利技术的更多特征。【专利附图】【附图说明】图1是根据本专利技术第一实施例的印刷电路板的截面图。图2是这样的平面图，其示出了根据本专利技术第一实施例的下部中介层(interposer)的表层。图3是根据本专利技术第一实施例的第一传输线和第二传输线的等效电路图。图4是根据本专利技术第二实施例的层叠型半导体封装的主要部分的截面图。图5是示出了第一传输线和第二传输线之间的特性差异的图。图6是示出了比较示例中的下部中介层的表层的平面图。【具体实施方式】下面参照附图详细描述本专利技术的实施例。(第一实施例)图1是这样的截面图，其示出了根据本专利技术第一实施例的包括层叠型半导体封装的印刷电路板的示意性结构。印刷电路板500包括层叠型半导体封装300和层叠型半导体封装300安装在其上的母板400。层叠型半导体封装300和母板400通过多个下部焊料球320接合在一起。层叠型半导体封装300是具有PoP结构的层叠型半导体封装。层叠型半导体封装300包括:作为第一半导体封装的下部半导体封装100 ;和作为第二半导体封装的上部半导体封装200，其被层叠在下部半导体封装100上。下部半导体封装100和上部半导体封装200通过多个上部焊料球310接合在一起。下部半导体封装100包括:作为第一印刷布线板的下部中介层101 ;和作为第一半导体元件的下部半导体芯片102，其被安装在下部中介层101上。如从垂直于下部中介层101的平面的方向所看到的那样，下部中介层101被形成为矩形形状(例如正方形的形状)。如从垂直于下部半导体芯片102的平面的方向所看到的那样，下部半导体芯片102也被形成为矩形形状(例如正方形的形状)。上部半导体封装200包括:作为第二印刷布线板的上部中介层201 ;和作为第二半导体元件的上部半导体芯片202，其被安装在上部中介层201上。如从垂直于上部中介层201的平面的方向所看到的那样，上部中介层201被形成为矩形形状(例如正方形的形状)。如从垂直于上部半导体芯片202的平面的方向所看到的那样，上部半导体芯片202也被形成为矩形形状(例如正方形的形状)。下部半导体芯片102例如是LSI，上部半导体芯片202例如是DDR存储器。下部中介层101、作为上部焊料接合部分的焊料球310以及上部中介层201形成用于在下部半导体芯片102和上部半导体芯片202之间的通信的传输线。下面进行具体描述。首先，下部中介层101的两个表层111和112是其上形成有多个布线的布线层。下部半导体芯片102被安装在下部中介层101的两个表层111和112中的表层111上。图2是示出了下部中介层101的表层111的平面图。如图2所示，下部半导体芯片102具有多个信号端子103a到103f以及104。下部中介层101具有用于多个半导体芯片的焊接区121a到121f以及122，这些焊接区121a到121f以及122在表层111上形成，并且被分别焊料接合到信号端本文档来自技高网...

【技术保护点】
一种层叠型半导体封装，包括：第一半导体封装，包括：第一半导体元件，具有第一信号端子和第二信号端子；以及第一布线板，在其一个表面上安装有第一半导体元件，以及在其另一表面上形成有多个用于外部连接的焊接区，所述多个用于外部连接的焊接区被电连接到外部，第一布线板的所述一个表面上设置有：第一焊接区和第二焊接区；用于对第一信号端子和第一焊接区进行电连接的第一布线图案；以及用于对第二信号端子和第二焊接区进行电连接的第二布线图案；第二半导体封装，层叠在第一半导体封装上，第二半导体封装包括：第二半导体元件；以及第二布线板，在其一个表面上安装有第二半导体元件，以及在其另一表面上形成有第三焊接区和第四焊接区，第三焊接区电连接到第一焊接区并且第四焊接区电连接到第二焊接区；以及焊料接合部分，用于将第一布线板上的第一焊接区与第二布线板上的第三焊接区电连接在一起，并且用于将第一布线板上的第二焊接区与第二布线板上的第四焊接区电连接在一起，其中，第二布线图案的长度大于第一布线图案的长度，并且第二焊接区的表面积大于第一焊接区的表面积。

【技术特征摘要】
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【专利技术属性】
技术研发人员：青木乔，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：