一种沟槽结构肖特基器件及其制备方法技术

本发明专利技术公开了一种沟槽结构肖特基器件，本发明专利技术的器件具有多个沟槽，通过引入不同深度的沟槽，改变器件PN结边缘的曲率，从而提高器件的反向阻断特性；本发明专利技术的器件在制造终端结构的同时，将器件的肖特基势垒结窗口设置在主结沟槽底部，简化了器件的制造流程，使用两次光刻工艺可以实现器件生产制造。本发明专利技术还提供了一种沟槽结构肖特基器件的制备方法。

【技术实现步骤摘要】
一种沟槽结构肖特基器件及其制备方法
本专利技术涉及到一种沟槽结构肖特基器件，本专利技术还涉及一种沟槽结构肖特基器件的制备方法。
技术介绍
功率半导体器件被大量使用在电源管理和电源应用上，特别涉及到肖特基结的半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点。肖特基二极管可以通过多种不同的布局技术制造，最常用的为平面布局，传统的平面肖特基二极管具有较为复杂的制造工艺，需要三次光刻腐蚀工艺完成器件的生产制造。
技术实现思路
本专利技术针对上述问题提出，提供一种沟槽结构肖特基器件及其制备方法。一种沟槽结构肖特基器件，其特征在于：包括：衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；一个主结沟槽，位于器件中心位置漂移层中，沟槽内壁表面没有绝缘材料，临靠沟槽侧壁区域设置有第二传导类型半导体材料；一个或多个终端沟槽，位于器件边缘位置漂移层中，沟槽内壁表面没有绝缘材料，临靠沟槽侧壁区域设置有第二传导类型半导体材料；钝化层，为绝缘材料层，位于漂移层表面；肖特基势垒结，位于主结沟槽内壁表面。一种沟槽结构肖特基器件的制备方法，其特征在于：包括如下步骤：在衬底层上通过外延生产形成第一传导类型的半导体材料层；在表面形成钝化层，在待形成沟槽区域表面去除钝化层；进行杂质掺杂；进行刻蚀半导体材料，形成沟槽；扩散进行杂质再分布，腐蚀去除沟槽内壁钝化层；淀积金属，进行烧结形成肖特基势垒结；进行正面金属化工艺，正面金属光刻腐蚀工艺，然后进行背面金属化工艺。本专利技术的半导体器件具有多个沟槽，通过引入不同深度的沟槽，改变器件PN结边缘的曲率，从而提高器件的反向阻断特性。本专利技术的半导体器件将浮空场限环通过沟槽结构加入到器件终端结构中。本专利技术的半导体器件在制造终端结构的同时，将器件的肖特基势垒结窗口设置在主结沟槽底部，简化了器件的制造流程，使用两次光刻工艺可以实现器件生产制造。附图说明图1为本专利技术的一种沟槽结构肖特基器件剖面示意图；图2为本专利技术的第二种沟槽结构肖特基器件剖面示意图；图3为本专利技术的第三种沟槽结构肖特基器件剖面示意图。其中，1、衬底层；2、二氧化硅；3、第一导电半导体材料；4、第二导电半导体材料；5、肖特基势垒结；10、上表面金属层；11、下表面金属层。具体实施方式实施例1图1为本专利技术的一种沟槽结构肖特基器件剖面图，下面结合图1详细说明本专利技术的半导体装置。一种沟槽结构肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽侧壁和底部，为P传导类型的半导体硅材料；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第一导电半导体材料3表面；主结沟槽的深度为3um；器件边缘终端沟槽的宽度为2um，深度为2.5um；器件上表面附有上表面金属层10，为器件引出另一电极。其制作工艺包括如下步骤：第一步，在衬底层1表面外延生长形成第一导电半导体材料层3；第二步，表面热氧化，形成二氧化硅2，进行光刻腐蚀工艺，表面去除部分二氧化硅2；第三步，进行硼扩散，形成第二导电半导体材料4；第四步，干法刻蚀，去除部分裸露半导体硅材料形成沟槽；第五步，进行扩散工艺，腐蚀去除沟槽内壁氧化层；第六步，在半导体材料表面淀积势垒金属镍，进行烧结形成肖特基势垒结5，然后在表面淀积金属形成上表面金属层10，进行光刻腐蚀工艺腐蚀去除表面部分金属；第七步，进行背面金属化工艺，在背面形成下表面金属层11，器件结构如图1所示。实施例2图2为本专利技术的一种沟槽结构肖特基器件剖面图，下面结合图2详细说明本专利技术的半导体装置。一种沟槽结构肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽侧壁和底部，为P传导类型的半导体硅材料；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第一导电半导体材料3表面；主结沟槽的深度为3um；器件边缘两个终端沟槽的宽度分别为2um和1um，深度分别为2.5um和1um，沟槽间距为2um；器件上表面附有上表面金属层10，为器件引出另一电极。其制作工艺包括如下步骤：第一步，在衬底层1表面外延生长形成第一导电半导体材料层3；第二步，表面热氧化，形成二氧化硅2，进行光刻腐蚀工艺，表面去除部分二氧化硅2；第三步，进行硼扩散，形成第二导电半导体材料4；第四步，干法刻蚀，去除部分裸露半导体硅材料形成沟槽；第五步，进行扩散工艺，腐蚀去除沟槽内壁氧化层；第六步，在半导体材料表面淀积势垒金属镍，进行烧结形成肖特基势垒结5，然后在表面淀积金属形成上表面金属层10，进行光刻腐蚀工艺腐蚀去除表面部分金属；第七步，进行背面金属化工艺，在背面形成下表面金属层11，器件结构如图2所示。实施例3图3为本专利技术的一种沟槽结构肖特基器件剖面图，下面结合图3详细说明本专利技术的半导体装置。一种沟槽结构肖特基器件，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3，在衬底层1下表面，通过下表面金属层11引出电极；第一导电半导体材料3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；第二导电半导体材料4，位于沟槽侧壁和底部，为P传导类型的半导体硅材料；肖特基势垒结5，位于第一导电半导体材料3的表面，为半导体硅材料与势垒金属形成的硅化物；二氧化硅2，位于第一导电半导体材料3表面；主结沟槽的深度为3um；器件边缘两个终端沟槽的宽度分别为2um和1um，深度分别为2.5um和1um，终端沟槽间距为2um，终端沟槽与主结沟槽的间距为12um；器件上表面附有上表面金属层10，为器件引出另一电极。其制作工艺包括如下步骤：第一步，在衬底层1表面外延生长形成第一导电半导体材料层3；第二步，表面热氧化，形成二氧化硅2，进行光刻腐蚀工艺，表面去除部分二氧化硅2；第三步，进行硼扩散，形成第二导电半导体材料4；第四步，干法刻蚀，去除部分裸露半导体硅材料形成沟槽；第五步，进行扩散工艺，腐蚀去除沟槽内壁氧化层；第六步，在半导体材料表面淀积势垒金属镍，进行烧结形成肖特基势垒结5，然后在表面淀积金属形成上表面金属层10，进行光刻腐蚀工艺腐蚀去除表面部分金属；第七步，进行背面金属化工艺，在背面形成下表面金属层11，器件结构如图3所示。通过上述实例阐述了本专利技术，同时也可以采用其它实例实现本专利技术，本专利技术不局限于上述具体实例，因此本专利技术由所附权利要求范围限定。本文档来自技高网...

【技术保护点】
一种沟槽结构肖特基器件，其特征在于：包括：衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；一个主结沟槽，位于器件中心位置漂移层中，沟槽内壁表面没有绝缘材料，临靠沟槽侧壁区域设置有第二传导类型半导体材料；一个或多个终端沟槽，位于器件边缘漂移层中，沟槽内壁表面没有绝缘材料，临靠沟槽侧壁区域设置有第二传导类型半导体材料；钝化层，为绝缘材料层，位于漂移层表面；肖特基势垒结，位于主结沟槽内壁表面。

【技术特征摘要】
1.一种沟槽结构肖特基器件，其特征在于：包括：衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；一个主结沟槽，位于器件中心位置漂移层中，槽底部位于漂移层中，沟槽内壁表面没有绝缘材料，临靠沟槽侧壁和底部边缘区域设置有第二传导类型半导体材料；一个或多个终端沟槽，位于器件边缘漂移层中，沟槽内壁表面没有绝缘材料，临靠沟槽侧壁和底部区域设置有第二传导类型半导体材料，终端沟槽的沟槽深度小于主结沟槽深度，主结沟槽侧壁第二传导类型半导体材料与终端沟槽侧壁的第二传导类型半导体材料相连，其中多个终端沟槽侧壁的第二传导类型半导体材料相连，其中多个终端沟槽的沟槽深度和宽度随着远离主结沟槽逐渐变小；钝化层，为绝缘材料层，位于漂移层表面；肖特基势垒结，位于主结沟槽...

【专利技术属性】
技术研发人员：朱江，
申请(专利权)人：朱江，
类型：发明
国别省市：