半导体存储电路和使用半导体存储电路的数据处理系统技术方案

本发明专利技术公开了一种可在高频操作中进行稳定的数据传输的半导体存储电路、以及使用该半导体存储电路的数据处理系统。数据处理系统包括半导体存储电路和控制器，半导体存储电路被配置成响应于外部选通信号而输出与读取命令相对应的数据，控制器被配置成对半导体存储电路提供读取命令以及与读取命令相关的选通信号。

【技术实现步骤摘要】
半导体存储电路和使用半导体存储电路的数据处理系统相关申请的交叉引用本申请要求2012年4月4日向韩国知识产权局提交的韩国专利申请No.10-2012-0035019的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种半导体电路，更具体而言涉及一种半导体存储电路以及使用所述半导体存储电路的数据处理系统。
技术介绍
数据处理系统可以包括诸如半导体存储电路的半导体集成电路和诸如CPU或GPU的控制器。当从控制器接收到读取命令时，半导体存储电路借助于内部时钟信号来输出其中储存的数据至控制器。当接收到写入命令时，半导体存储电路响应于控制器所提供的选通信号，将控制器所提供的数据写入内部存储块中。诸如移动电话和计算机的电子设备需要高速操作，故需要较高的操作频率。因此，需要一种半导体存储电路在数据传输过程期间充分确保时序裕度，并且甚至在高速运算期间也能维持稳定性能。
技术实现思路
本文描述一种能在高频操作期间进行稳定的数据传输的半导体存储电路，以及使用该半导体存储电路的数据处理系统。在本专利技术的一个实施例中，一种数据处理系统包括半导体存储电路，所述半导体存储电路被配置成响应于外部选通信号而输出与读取命令相对应的数据；以及控制器，所述控制器被配置成向半导体存储电路提供读取命令以及与读取命令相关的选通信号。在本专利技术的一个实施例中，一种半导体存储电路包括：命令译码器，所述命令译码器被配置成通过将命令信号译码而产生读取命令；数据路径激活单元，所述数据路径激活单元被配置成响应于地址信号和读取命令而产生选择信号；存储块，所述存储块被配置成向信号线提供与选择信号相对应的数据；输出锁存器单元，所述输出锁存器单元被配置成响应于数据输出使能信号而输出信号线的数据；以及输出时序调整单元，所述输出时序调整单元被配置成调整基于时钟信号所接收的读取命令的时序，并基于调整的时序来用于选通信号的数据输出使能信号。附图说明结合附图来说明本专利技术的特征、方面和实施例，其中：图1是示出根据本专利技术的一个实施例的数据处理系统1的结构的框图，图2是示出图1的输出锁存器单元150的结构的电路图，图3是示出根据本专利技术的一个实施例的数据处理系统2的结构的框图，图4是示出图3的时序时钟发生器220的结构的电路图，图5和图6是说明图4的时序时钟发生器220的操作的时序图，图7是示出图3的命令寄存器230的结构的电路图，图8是说明根据本专利技术的一个实施例的读取操作的时序图，以及图9是说明根据本专利技术的一个实施例的数据处理系统3的结构的框图。具体实施方式在下文中，将参照附图结合各种实施例来说明根据本专利技术的半导体存储电路以及使用半导体存储电路的数据处理系统。图1是示出根据本专利技术的一个实施例的数据处理系统1的结构的框图。如图1所示，根据本专利技术的本实施例的数据处理系统1可以包括控制器101和半导体存储电路102。控制器101可以向半导体存储电路102提供地址信号ADD、命令信号CMD、时钟信号CLK和选通信号RWDQSQ。控制器101可以在接收到读取或写入命令时，提供选通信号RWDQSQ给半导体存储电路102。控制器101可以包括CPU或GPU。半导体存储电路102可以响应于从外部诸如控制器101提供的选通信号RWDQSQ而执行读取运算。当命令信号CMD定义读取命令时，半导体存储电路102可以响应于选通信号RWDQSQ而输出与地址信号ADD相对应的数据至外部诸如控制器101。半导体存储电路102可以包括多个缓冲器110、命令译码器120、数据路径激活单元130、存储块140、输出锁存器单元150、移位寄存器160、以及多路复用单元170。所述多个缓冲器110可以接收地址信号ADD、命令信号CMD、时钟信号CLK、以及选通信号RWDQSQ，并经由焊盘DQ而传送从多路复用单元170输出的数据至控制器101。时钟信号CLK可以经由所述多个缓冲器110中的一个而输出作为内部时钟信号ICLK。选通信号RWDQSQ可以经由所述多个缓冲器110中的一个而输出作为相位分离选通信号RCLK和FCLK。命令译码器120可以通过将命令信号CMD译码而产生内部读取命令IREAD。数据路径激活单元130响应于内部读取命令IREAD和地址信号ADD，而产生选择信号CY以激活存储块140的数据传送路径。存储块140可以经由全局数据线GIO而输出与选择信号CY相对应的数据。存储块140可以输出通知信号RSTROBE以通知数据已经经由全局数据线GIO发送。移位寄存器160可以响应于内部读取命令IREAD、CAS潜伏时间信号CL、以及内部时钟信号ICLK而产生数据输出使能信号OE和OE05。输出锁存器单元150可以响应于数据输出使能信号OE和OE05而根据读取命令锁存加载在全局数据线GIO上的数据，以产生输出数据（下文中称为“读取数据RDO和FDO”）。多路复用单元170可以响应于相位分离选通信号RCLK和FCLK而选择性地输出读取数据RDO和FDO。图2是示出图1的输出锁存器单元150的结构的电路图。如图2所示，输出锁存器单元150可以形成为先入先出（First-InFirst-Out，FIFO）寄存器。输出锁存器单元150可以包括多个触发器FF151至153、多个环形计数器CNTR154和158、多个开关155至157、以及多路解复用单元159。环形计数器154可以响应于存储块140所提供的通知信号RSTROBE而产生计数信号dpin<0:2>。所述多个触发器151至153可以响应于计数信号dpin<0:2>而顺序地锁存经由全局数据线GIO输出的数据。环形计数器158可以响应于数据输出使能信号OE而产生计数信号dpout<0:2>。所述多个开关155至157可以顺序地响应于计数信号dpout<0:2>而输出锁存在所述多个触发器151至153中的数据。多路解复用单元159可以响应于数据输出使能信号OE05而输出所述多个开关155至157的输出，作为读取数据RDO和FDO。图3是示出根据本专利技术的一个实施例的数据处理系统2的结构的框图。如图3所示，根据本专利技术的一个实施例的数据处理系统2可以包括控制器101和半导体存储电路201。控制器101可以向半导体存储电路201提供地址信号ADD、命令信号CMD、时钟信号CLK和选通信号RWDQSQ。控制器101可以在接收到读取或写入命令时，向半导体存储电路201提供选通信号RWDQSQ。当执行读取操作时，选通信号RWDQSQ可以用作半导体存储电路201输出数据时的信号。当执行写入操作时，选通信号RWDQSQ可以用作半导体存储电路201读取控制器101所提供的数据时的信号。控制器101可以包括CPU或GPU。半导体存储电路201可以响应于从外部诸如控制器101提供的选通信号RWDQSQ而执行读取运算。当执行读取运算时，半导体存储电路201可以基于选通信号RWDQSQ而调整与地址信号ADD相对应的数据的输出时序。半导体存储电路201可以包括多个缓冲器110、命令译码器120、数据路径激活单元130、存储块140、输出锁存器单元150、多路复用单元170、以及输出时序调整单元210。所述多个缓冲器110可以接收地址信号ADD、命令信本文档来自技高网...

【技术保护点】
一种半导体存储电路，包括：命令译码器，所述命令译码器被配置成通过基于时钟信号将命令信号译码，来产生读取命令；数据路径激活单元，所述数据路径激活单元被配置成响应于地址信号和所述读取命令而产生选择信号；存储块，所述存储块被配置成向信号线提供与所述选择信号相对应的数据；输出锁存器单元，所述输出锁存器单元被配置成响应于数据输出使能信号而输出所述信号线的数据；以及输出时序调整单元，所述输出时序调整单元被配置成通过响应于外部选通信号而调整所述读取命令的时序，来产生数据输出使能信号，所述输出使能信号是所述外部选通信号的标准。

【技术特征摘要】
2012.04.04 KR 10-2012-00350191.一种半导体存储电路，包括：命令译码器，所述命令译码器被配置成通过基于时钟信号将命令信号译码，来产生读取命令；数据路径激活单元，所述数据路径激活单元被配置成响应于地址信号和所述读取命令而产生选择信号；存储块，所述存储块被配置成向信号线提供与所述选择信号相对应的数据；输出锁存器单元，所述输出锁存器单元被配置成响应于数据输出使能信号而输出所述信号线的数据；以及输出时序调整单元，所述输出时序调整单元被配置成通过响应于外部选通信号而调整所述读取命令的时序，来产生数据输出使能信号，所述数据输出使能信号是所述外部选通信号的标准。2.如权利要求1所述的半导体存储电路，其中，所述存储块被配置成产生通知信号，所述通知信号通知经由所述信号线输出数据。3.如权利要求2所述的半导体存储电路，其中，所述输出锁存器单元被配置成响应于所述通知信号和所述数据输出使能信号而输出所述信号线的数据。4.如权利要求1所述的半导体存储电路，还包括多路复用单元，所述多路复用单元被配置成响应于所述选通信号的相位已被分离的相位分离选通信号而经由焊盘DQ将所述输出锁存器单元的输出信号多路复用。5.如权利要求1所述的半导体存储电路，其中，所述输出时序调整单元包括：时序时钟发生器，所...

【专利技术属性】
技术研发人员：李东郁，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：