具有无结垂直栅晶体管的半导体器件及其制造方法技术

一种无结垂直栅晶体管，包括：有源柱体，所述有源柱体从衬底垂直地突出，并包括第一杂质区、在所述第一杂质区之上顺序地形成的第二杂质区和第三杂质区；栅电极，所述栅电极耦合到所述第二杂质区的侧壁；以及位线，所述位线沿着与所述栅电极相交的方向排列，且每个与所述第一杂质区接触。所述第一杂质区、所述第二杂质区、所述第三杂质区包括相同极性的杂质。

【技术实现步骤摘要】
具有无结垂直栅晶体管的半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有无结垂直栅晶体管的半导体器件及其制造方法。
技术介绍
随着半导体器件集成度的增加，设计规则余量减少。这种设计规则余量的减少在高密度半导体器件的技术发展方面造成了限制。近年来，研究集中在允许形成具有非常高密度的单元的4F2（F：在给定工艺条件下可获得的最小图案尺寸）布局的开发上。具体来说，已经研究了源极和漏极形成在1F2中的垂直沟道晶体管。然而，随着沟道区域减少到30nm或更小，由于工艺困难和半导体器件的尺寸缩小所导致的漏电流增加，变得越来越难以提高集成度。例如，韩国专利申请No.0784930公开了一种具有垂直沟道双栅结构的存储单元，其具有NPN结结构的有源区，所述申请的全部内容通过引用合并于此。
技术实现思路
本专利技术提供一种半导体器件，其可以解决将不同种类的杂质注入到源极区、漏极区和体区中所造成的电流泄漏的问题。另外，本专利技术提供一种制造半导体器件的方法，所述方法能够解决杂质注入的复杂性和困难。根据本专利技术的一个方面，一种半导体器件包括：有源柱体，其从衬底垂直地突出，本文档来自技高网...

【技术保护点】
一种半导体器件，包括：有源柱体，所述有源柱体从衬底垂直地突出，并且包括第一杂质区、所述第一杂质区之上的第二杂质区、以及所形成的所述第二杂质区之上的第三杂质区；栅电极，所述栅电极形成在所述第二杂质区的侧壁之上；以及位线，所述位线沿着与所述栅电极相交的方向排列，并与所述第一杂质区接触；其中，所述第一杂质区、所述第二杂质区和所述第三杂质区包括相同极性的杂质。

【技术特征摘要】
2012.03.12 KR 10-2012-00249911.一种半导体器件，包括：有源柱体，所述有源柱体从衬底垂直地突出，并且包括第一杂质区、所述第一杂质区之上的第二杂质区、以及所形成的所述第二杂质区之上的第三杂质区；栅电极，所述栅电极形成在所述第二杂质区的侧壁之上；以及位线，所述位线沿着与所述栅电极相交的方向排列，并与所述第一杂质区接触；其中，所述第一杂质区、所述第二杂质区和所述第三杂质区包括相同极性的杂质。2.如权利要求1所述的半导体器件，其中，所述第一杂质区、所述第二杂质区和所述第三杂质区中的每个具有范围从8×1018原子/cm3至3×1019原子/cm3的杂质浓度。3.如权利要求1所述的半导体器件，其中，所述第一杂质区、所述第二杂质区和所述第三杂质区具有相同的杂质浓度。4.如权利要求1所述的半导体器件，其中，所述第一杂质区是漏极区，所述第二杂质区是体区，所述第三杂质区是源极区。5.如权利要求1所述的半导体器件，其中，所述栅电极围绕所述第二杂质区的侧壁。6.如权利要求1所述的半导体器件，其中，所述位线与所述第一杂质区的侧壁接触，且形成在所述衬底之上。7.如权利要求1所述的半导体器件，其中，所述位线形成在衬底中且位于所述第一杂质区之下，其中所述位线与所述第一杂质区的底部接触。8.如权利要求7所述的半导体器件，所述器件还包括：形成在所述衬底和所述位线之间的绝缘层。9.如权利要求1所述的半导体器件，其中，所述衬底是硅Si衬底，所述有源柱体包括N型杂质。10.如权利要求1所述的半导体器件，其中，所述衬底是锗硅SiGe衬底、锗Ge衬底、III-V族化合物半导体衬底中的任意一个，或者是锗硅SiGe衬底、锗Ge衬底、III-V族化合物半导体衬底的组合，所述有源柱体包括P型杂质。11.如权利要求1所述的半导体器件，其中，所述衬底具有纳米结构，其中所述纳米结构包括纳米线结构、纳米带结构、以及纳米线结构和纳米带结构的组合中的任意一个。12.如权利要求1所述的半导体器件，所述器件还包括：栅绝缘层；其中所述栅绝缘层包括：垂直绝缘部分，所述垂直绝缘部分形成在所述栅电极和所述...

【专利技术属性】
技术研发人员：文正敏，金泰均，李锡熙，
申请(专利权)人：爱思开海力士有限公司，韩国科学技术院，
类型：发明
国别省市：