使用低压外延硅以实现低漏极源极导通电阻(RDSON)的场效晶体管制造技术

一种用于在衬底(100)上形成外延层(110)的方法可具有以下步骤：形成重度掺杂的硅衬底；在次大气压下在所述重度掺杂的硅衬底上沉积外延层；以及通过离子植入将掺杂剂植入至所述外延层中以形成轻微掺杂的外延层。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置的制造，确切地说，涉及浅外延硅(Epi)层在硅衬底上的形成。
技术介绍
确切地说，在不管用于整合式半导体装置中还是用于离散半导体装置中的功率应用的场效晶体管(FET)的制造中，一般需要此装置的低导通电阻。在设计垂直功率晶体管时，一般来说，衬底充当漏极，且负载电流流经衬底至漏极接点。因此，对于这些装置，衬底需要具有低电阻。低漏极源极导通电阻(RdsOn)垂直电流流动FET的形成需要使用高度掺杂的衬底，以便最小化至晶圆背面的串联电阻。然而，实现此目的所需要的掺杂程度太高以致不能建立具有适当崩溃电压的装置。在大气压下实现外延硅(Epi)层在硅衬底中的常规成长，所述大气压导致高度掺杂的衬底与适合于功率FET装置形成的轻微掺杂的Epi层之间的逐渐转变。另外，一般不严格控制Epi中的掺杂剂的浓度。因此，需要相对较大的Epi层厚度以获得足够小的本底浓度(background concentration),其又增加串联电阻,藉此限制功率FET装置的性能。
技术实现思路
因此，存在对具有高崩溃电压及低Rds0n的高功率场效晶体管(FET)装置的需要。根据一实施例，一种用于在衬底上形成外延层的方法可包括以下步骤:形成重度掺杂的硅衬底；在次大气压下在所述重度掺杂的硅衬底上沉积外延层；以及通过离子植入将掺杂剂植入至所述外延层中以形成轻微掺杂的外延层。根据另一实施例，所述外延层可具有约1.0微米至2.0微米的厚度。根据另一实施例，所述外延层可具有约1.5微米至2.0微米的厚度。根据另一实施例，所述方法可进一步包括对所述硅衬底及轻微掺杂的外延层进行植入及退火的步骤。根据另一实施例，所述方法可进一步包括在所述外延层中形成高崩溃电压功率场效晶体管(FET)，其中所述衬底的所述掺杂及所述外延层的所述厚度及掺杂提供所述功率FET的低导通电阻。根据另一实施例，所述外延层可经轻微掺杂。根据另一实施例，无掺杂剂可被添加以用于沉积所述外延层。根据另一实施例，所述衬底可以约IO+19至10 +2°的浓度掺杂。根据另一实施例，低压可高达50，000(五万)帕。根据另一实施例，所述低压可为2660帕。根据另一实施例，一种半导体装置可包括:重度掺杂的硅衬底；外延层，其在次大气压下沉积于所述重度掺杂的硅衬底上，其中通过离子植入将掺杂剂植入至所述外延层中以形成轻微掺杂的外延层。 根据所述半导体装置的另一实施例，所述外延层可具有约1.0微米至2.0微米的厚度。根据所述半导体装置的另一实施例，所述外延层可具有约1.5微米至2.0微米的厚度。根据所述半导体装置的另一实施例，所述硅衬底及轻微掺杂的外延层可经植入及退火。根据所述半导体装置的另一实施例，高崩溃电压功率场效晶体管(FET)可形成于所述外延层中，其中所述衬底的所述掺杂及所述外延层的所述厚度及掺杂提供所述功率FET的低导通电阻。根据所述半导体装置的另一实施例，所述外延层可经轻微掺杂。根据所述半导体装置的另一实施例，无掺杂剂可被添加以用于所述经沉积的外延层。根据所述半导体装置的另一实施例，所述衬底可以约IO+19至10+2°的浓度掺杂。根据所述半导体装置的另一实施例，所述次大气压可高达50，000 (五万)帕。根据所述半导体装置的另一实施例，所述次大气压可为2660帕。附图说明图1展示衬底及Epi层的示范性实施例。图2展示形成于根据图1的结构中的晶体管单元。图3展示曲线图，所述曲线图展示使用标准压力Epi的Epi沉积与使用低压Epi的Epi沉积的比较。图4展示在图1的离子植入及退火之后的低压Epi沉积的曲线图。具体实施例方式根据本专利技术的教示，使用不同方法来形成Epi层。根据各种实施例，高度掺杂的衬底充当基底材料。接着，执行低压(确切地说，次大气压)外延硅(Epi)沉积，例如，在2660( 二千六百六十)帕的压力下的Epi层沉积。优选地，次大气压可高达1/2大气压，例如，高达50，000 (五万)帕。根据其它实施例，可使用其它次大气压。根据各种实施例，Epi沉积可具有极少掺杂剂或不存在掺杂剂。此情形导致Epi层在高度(重度)掺杂的硅(Si)衬底上的轻微掺杂且相对较浅的沉积。根据各种实施例，次大气压Epi沉积允许维持轻微掺杂的浅Epi层与高度掺杂的Si衬底之间的清晰转变。根据一实施例，通过使用次大气压Epi层沉积，Epi层的厚度可优选地减少至约1.5微米至2.0微米。然而，根据其它实施例，减少至约1.0微米至2.0微米也是可能的。另外，可通过使用离子植入来实现对浅Epi层的轻微掺杂浓度的精确控制。此良好控制的浅层掺杂浓度允许减小低浓度区域的深度，因此减小适合于建立具有高崩溃电压及低Rds0n的高功率FET装置的寄生衬底电阻。本文中所揭示的本专利技术的优势为(例如，但不限于)以下各者:1)制造出具有低RdsOn的高崩溃电压功率FET ；2)由改进的RdsOn特性产生的较高性能功率FET ；3)通过更佳工艺控制减少了功率FET装置的参数变化；以及4)通过消除先前将漏极连结至衬底所需的复杂制造步骤而减少了制造成本。图1展示重度掺杂的衬底100，Epi层110即是在次大气压(例如，2660帕的压力)下沉积于重度掺杂的衬底100上。如上文所提及，压力可优选低于50，000帕。根据其它实施例，可使用其它次大气压。在次大气压环境中沉积Epi层110允许Epi层厚度d显著减少至1.0微米至2.0微米，优选1.5微米至2.0微米的值。在沉积Epi层110之后，通常使用离子植入以(例如)在IO+15至IO+16之间的值掺杂Epi层110。举例来说，磷、锑或砷可用于离子植入。然而，可使用其它合适的掺杂剂。如上文所解释，此情形允许对浓度进行良好界定的控制。在离子植入之后，可使所述层退火。此结构接着可用以形成如(例如)图2中所展示的垂直晶体管单元。图2展示N++衬底100，Nl参杂的Epi层110即是根据上文所描述的工艺形成在所述N++衬底100上。Epi层110的厚度及掺杂一般决定装置的电压额定值。因为可良好地控制掺杂的事实，所以可实现精确的电压额定值。从顶部至Epi层110中，形成有N+掺杂的左方源极区130及右方源极区130，所述源极区130由P掺杂区120围绕，P掺杂区120形成由P基极的向外扩散区域125围绕的P基极。源极接点160 —般在裸片的表面上接触区130及区120两者，且一般由连接左方源极区及右方源极区两者的金属层形成。绝缘层150 (通常为二氧化硅或任何其它合适材料)使覆盖P基极区120及向外扩散区域125的部分的栅极140绝缘。所述栅极可由多晶硅、非晶硅或任何其它合适的导电材料来形成。栅极140连接至通常由另一金属层形成的栅极接点170。此垂直晶体管的底侧具有形成漏极接点180的另一金属层105。总之，图2展示可为极小的且包括共同漏极、共同栅极以及两个源极区及两个通道的MOS-FET的典型基本单元。其它单元结构可形成于待用于垂直功率MOS-FET中的根据各种实施例的Epi层中。多个这些单元可一般并联地连接以形成功率MOS-FET0在接通状态中，通道形成于区120及区125的由栅极覆盖的区域内，自表面分别到达至区120及区125中。因此，如由水平箭头所指示，电流可流动。此特定单元结构需要提本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：格雷戈里·迪克斯，帕姆·莱瑟伍德，
申请(专利权)人：密克罗奇普技术公司，
类型：
国别省市：