本文提供在基板上形成器件的方法。在某些实施例中，在基板上形成器件的方法可包括下列步骤：提供基板，基板具有部分制造的第一器件设置于基板上，第一器件包括第一膜堆叠，第一膜堆叠包含第一介电层及设置于第一介电层顶上的第一高介电常数介电层；于第一膜堆叠顶上沉积第一金属层；以及修饰第一金属层的第一上表面，以调整第一器件的第一阈值电压，其中第一上表面的修饰不延伸穿过至第一金属层的第一下表面。
【技术实现步骤摘要】
【国外来华专利技术】领域本专利技术的实施例通常涉及形成半导体器件的方法。背景不同器件类型，如η型金属氧化物半导体(NMOS)器件或ρ型金属氧化物半导体(PMOS)器件，典型地需要在各自栅极堆叠中的等效层具有实质上不同的成分，以达成操作各器件所必须的期望阈值电压。举例而言，不同器件可能需要在它们各自的栅极堆叠中的高介电常数介电层或金属层的一或多者具有不同的成分，以达成操作各器件所必须的期望阈值电压。对不同层具有不同成分的需求典型地需要多重掩模步骤及沉积步骤，以沉积各层，因而增加了制造的成本及时间。因此，本案专利技术人已发展出形成半导体器件的改良方法。专利技术概沭本文提供于基板上形成器件的方法。在某些实施例中，于基板上形成器件的方法可包含下列步骤:提供基板，基板具有部分制造的第一器件设置于基板上，第一器件包括第一膜堆叠，第一膜堆叠包含第一介电层及设置于第一介电层顶上的第一高介电常数介电层；于第一膜堆叠顶上沉积第一金属层；以及修饰第一金属层的第一上表面，以调整第一器件的第一阈值电压，其中第一上表面的修饰不延伸穿过至第一金属层的第一下表面。在某些实施例中，所述方法可进一步包含下列步骤:在沉积第一金属层之前，修饰第一高介电常数介电层的第一上表面，以调整第一栅极堆叠的第一功函数，其中第一高介电常数介电层的第一上表面的修饰不延伸穿过至第一高介电常数介电层的第一下表面。在某些实施例中 ，部分制造的第二器件设置于基板上，其中第二器件包括第二膜堆叠，第二膜堆叠包含第二介电层及设置于第二介电层顶上的第二高介电常数介电层，其中第二介电层与第一膜堆叠的第一介电层具有实质上等效的成分，且其中第二高介电常数介电层与第一高介电常数介电层具有实质上等效的成分。在某些实施例中，所述方法可进一步包含下列步骤:与第一金属层的沉积同步于第二膜堆叠顶上沉积第二金属层，其中第二金属层与第一金属层具有实质上等效的成分。在某些实施例中，第一器件的第一阈值电压不同于第二器件的第二阈值电压。在某些实施例中，第一器件为NMOS器件，且第二器件为PMOS器件。本专利技术的其它及进一步的实施例描述于下文。附图简要说明通过参照附图中所描绘的本专利技术的图解实施例可理解上文所简述并详细讨论于下文中的本专利技术的实施例。然而，应注意的是，附图仅为说明本专利技术的典型实施例，而非用于限制本专利技术的范围，本专利技术可允许其它等效实施例。附图说明图1描绘根据本专利技术的某些实施例的形成器件的方法的流程图。图2Α至图2F描绘根据本专利技术的某些实施例的器件的制造阶段。图3描绘根据本专利技术的某些实施例的等离子体反应器。为方便理解，在可能情况下已使用相同元件符号以表示诸图所共有的相同元件。所述图并未依比例绘制，且可能为了清晰而简化。可考虑将一个实施例的元件及特征有利地并入其它实施例中，而无需特别叙述。具体描沭本文公开了用以于基板上形成半导体器件的方法。本专利技术方法的至少某些实施例可有利地减少用来在相同基板上制造，例如，包括η型金属氧化物半导体(NMOS)器件及ρ型金属氧化物半导体(PMOS)器件的互补式金属氧化物半导体(CMOS)器件，或在相同基板上制造任何一或多个NMOS及/或PMOS器件所需的工艺步骤的数目。由于减少工艺步骤的数目，本专利技术方法的至少某些实施例可有助于增加工艺产量。图1描绘用以形成根据本专利技术的某些实施例的半导体器件的方法100。所述方法根据图2A至图2E中所描绘的半导体器件200的制造阶段描述于下文。方法100通常通过提供部分制造的半导体器件(例如，器件200)而开始于方块102。如图2A所示，部分制造的器件200包括基板202，基板202具有第一膜堆叠204及第二膜堆叠206，所述第一膜堆叠204和第二膜堆叠206设置于所述基板上。举例而言，第一及第二膜堆叠204、206可为相邻的部分制造的器件201、203的各自的第一和第二栅极堆叠的一部分，部分制造的器件201、203诸如为金属氧化物半导体场效应晶体管(MOSFET)、动态随机存取存储(DRAM)单元、闪存单元或类似物中的一者或多者。尽管是就多重栅极堆叠来描述方法100，但也可将方法100的实施例应用在 单一栅极堆叠，例如用以调整包括单一栅极堆叠的器件(如MOSFET 等)的有效功函数(effective work function ；EWF)及 / 或阈值电压(Vt)。基板202可具有各种尺寸，如200或300mm直径的晶片，也可为矩形或方形面板。基板202可包含如结晶硅(例如，Si〈100>、Si〈110>或Si〈lll>)、氧化硅、应变硅、硅锗、经掺杂或未经掺杂的多晶硅、经掺杂或未经掺杂的硅晶片、经图案化或未经图案化的晶片、绝缘体上娃(silicon on insulator ;S0I)、碳掺杂的娃氧化物、氮化娃、经掺杂的娃、锗、砷化镓、玻璃、蓝宝石之类的材料。举例而言，接近第一膜堆叠204处的基板202的第一区域可包括设置在第一膜堆叠204下方的第一沟道(未示出)，以及设置在第一沟道相对端上的第一源极/漏极区域(未示出)。基板202的接近第二膜堆叠206处的示例性第二区域可包括设置在第二膜堆叠206下方的第二沟道(未示出)，以及设置在第二沟道相对端的第二源极/漏极区域(未示出)。举例而言，基板202的第一及第二区域可通过如浅沟槽分隔区域(shallow trench isolation region ；STI)之类的绝缘体(未示出)分隔，以防止相邻器件之间的串音干扰(cross talk)。第一膜堆叠204可包括第一介电层208及第一高介电常数介电层210，第一高介电常数介电层210设置于第一介电层208顶上。类似地，第二膜堆叠206可包括第二介电层212及第二高介电常数介电层214。第一及第二介电层208、212可具有实质上等效的成分。举例而言，在某些实施例中，第一及第二介电层208、212可由单一沉积层形成，单一沉积层后续经图案化，或同时沉积至图案化区域，以限定第一介电层208及第二介电层212。第一及第二介电层208、212可包含具有约3.9的介电常数的介电材料，或在某些实施例中，介电常数为自约3.9至约7的范围。第一及第二介电层208、212可包括一或多种介电材料，如二氧化硅(SiO2)、氮氧化硅(SiON)或其它合适的介电材料中的至少一种。在某些实施例中，第一及第二介电层208、212包含Si02。在某些实施例中，第一及第二介电层208、212可具有实质上等效的厚度。或者，第一及第二介电层208、212可依据待建构器件的类型而具有不同的厚度。在某些实施例中，可排除(例如，不存在)第一及第二介电层。举例而言，当存在时，各第一及第二介电层208、212的厚度可达约7埃。第一及第二高介电常数介电层210、214可具有实质上等效的成分。举例而言，在某些实施例中，第一及第二高介电常数介电层210、214可由单一沉积层形成，单一沉积层后续经图案化，或同时沉积至图案化区域，以限定第一高介电常数介电层210及第二高介电常数介电层214。第一及第二高介电常数介电层可包含高介电常数的介电材料，如具有大于约4的介电常数的介电材料，或所述介电常数在约10至约80的范围内。第一及第二高介电常数介电层210、214可包括一或多种高介电常数的介电材本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迈克尔·G·沃德，伊戈尔·V·佩德斯，桑尼·江，严·B·丹，安德鲁·达拉克，彼得·I·波尔什涅夫，斯瓦米纳坦·斯里尼瓦桑，
申请(专利权)人：应用材料公司，
类型：
国别省市：
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