浮点运算处理卡制造技术

本实用新型专利技术公开了一种浮点运算处理卡，包括多个处理节点、多个主FPGA、一个辅助FPGA和CPCI总线接口，每个处理节点包括两个通过链路口互联的DSP芯片，所述处理节点中的两个DSP芯片通过同一外总线与一个主FPGA连接，所有DSP芯片通过链路口依次连接组成单向环状结构，主FPGA与辅助FPGA连接，辅助FPGA与CPCI总线接口连接。本实用新型专利技术的与优点在于，通用性和扩展能力强，结构灵活，处理速度快。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及数据处理装置，具体涉及一种浮点运算处理卡。
技术介绍
随着科学技术的发展，传统的浮点数字信号处理装置已经满足不了现代雷达、电子对抗、声纳等实时信号处理系统对结构要求灵活的需求。传统的浮点数字信号处理装置专用性强，不同的处理任务需要不同的处理模板，这使得不同的处理模板间互不兼容，系统的通用性和扩展能力较差。尽管DSP芯片在不断发展，其核心处理速度在不断增加，但是单一 DSP芯片的处理系统已经无法满足高速实时信号处理的要求。
技术实现思路
本技术的目的即在于提供一种浮点运算处理卡，以克服现有浮点数字信号处理装置通用性和扩展能力差，结构不灵活，处理速度低下的不足。本技术的目的通过以下技术方案实现:浮点运算处理卡，包括多个处理节点、多个主FPGA、一个辅助FPGA和CPCI总线接口，每个处理节点包括两个通过链路口互联的DSP芯片，所述处理节点中的两个DSP芯片通过同一外总线与一个主FPGA连接，所有DSP芯片通过链路口依次连接组成单向环状结构，主FPGA与辅助FPGA连接，辅助FPGA与CPCI总线接口连接。DSP芯片采用链路口互联，相对于总线互联，大大降低了接线数量，降低了调试难度，从而降低了成本。所有DSP芯片通过链路口依次连接组成单向环状结构，实现了 DSP芯片之间的信息互通，实现了系统内部链路口网络的拓补结构，该结构能够有效提高系统的处理速度。在本技术中，上述结构布局，使主FPGA和辅助FPGA主要作为DSP芯片的转换接口与CPCI总线接口连接，同时因FPGA硬件的可扩展性，还能够与其它接口连接，使本技术的通用性和扩展能力大大提闻。作为本技术的第一种优化方案，一个所述主FPGA与两个处理节点连接，以实现对主FPGA的充分利用。作为本技术的第二种优化方案，还包括多个ZBT(零总线翻转静态随机存取存储器)，一个所述主FPGA与两个ZBT连接。每个ZBT对应一个DSP芯片，为DSP芯片提供缓存空间，以提高技术速度。作为本技术的第三种优化方案，还包括DDR存储器(双倍速率同步动态随机存储器)，所述辅助FPGA与DDR存储器连接，DDR存储器能够提供高速大容量的数据存储。作为本技术的 第四种优化方案，还包括FLASH存储器，所述辅助FPGA与FLASH存储器连接。作为本技术的第五种优化方案，还包括CPLD，所述辅助FPGA与CPLD连接，根据CPLD的硬件特性，这种结构能够实现自定义总线接口和板间时钟同步控制功能。作为本技术的第六种优化方案，还包括RapidIO接口，所述辅助FPGA与RapidIO接口连接，RapidIO接口能够提供高速数据传输，提高本技术的通用性。作为本技术的第七优化方案，还包括RocketIO接口，所述辅助FPGA与RocketIO接口连接,提高本技术的通用性。优选的，所述DSP芯片的型号为TS201。本技术的优点和有益效果在于:1.设置有多块DSP芯片，提高了数据处理能力；2.DSP芯片采用链路口互联，相对于总线互联，结构更灵活，大大降低了接线数量，降低了调试难度，降低了成本；3.所有DSP芯片通过链路口依次连接组成单向环状结构，实现了 DSP芯片之间的信息互通，实现了系统内部链路口网络的拓补结构，有效提高了系统的处理速度；4.采用FPGA作为转换接口，通用性和扩展能力大大提高。附图说明为了更清楚地说明本技术的实施例，下面将对描述本技术实施例中所需要用到的附图作简单的说明。显而易见的，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域的技术人员来讲，在不付出创造性劳动的情况下，还可以根据下面的附图，得到其它附图。图1为本技术的结构示意图。具体实施方式为了使本领域的技术人员更好地理解本技术，下面将结合本技术实施例中的附图对本技术实施例中的技术方案进行清楚、完整的描述。显而易见的，下面所述的实施例仅仅是本技术实施例中的一部分，而不是全部。基于本技术记载的实施例，本领域技术人员在不付出创造性劳动的情况下得到的其它所有实施例，均在本技术保护的范围内。实施例1:如图1所示，浮点运算处理卡，包括4个处理节点、2个主FPGA、I个辅助FPGA和CPCI总线接口，每个处理节点包括两个通过链路口互联的DSP芯片，所述处理节点中的两个DSP芯片通过同一外总线(数据线、地址线、控制线)与一个主FPGA连接，所有DSP芯片通过链路口依次连接组成单向环状结构，主FPGA与辅助FPGA通过主线连接(数据线、地址线、控制线)连接，辅助FPGA与CPCI总线接口连接。DSP芯片采用链路口互联，相对于总线互联，大大降低了接线数量，降低了调试难度，从而降低了成本。所有DSP芯片通过链路口依次连接组成单向环状结构，实现了 DSP芯片之间的信息互通，实现了系统内部链路口网络的拓补结构，该结构能够有效提高系统的处理速度。在本技术中，上述结构布局，使主FPGA和辅助FPGA主要作为DSP芯片的转换接口与CPCI总线接口连接，同时因FPGA硬件的可扩展性，还能够与其它接口(RapidIO接口、Rocket10接口等)连接，使本技术的通用性和扩展能力大大提高。其中，主FPGA和辅助FPGA都选用Xilinx公司Virtex II Pro系列FPGA，DSP芯片型号为TS201。本实施例中，选用上述高规格芯片用于获得较强的数据处理能力，自然，其它FPGA芯片和DSP芯片也能够用于本技术公开的结构中。实施例2:如图1所示，本实施例与实施例1基本相同，不同之处在于，本实施例设与CPCI 6U标准板卡上，DSP芯片通过一链路口与CPCI 6U标准板卡上的J4槽连接，实现与外部信息的互通。实施例3:如图1所示，本实施例在实施例2的基础上，增设ZBT，一个主FPGA与两个ZBT连接，为DSP芯片提供缓存空间，以提高技术速度。实施例4:如图1所示，本实施例在实施例3的基础上，增设DDR存储器和FLASH存储器，所述辅助FPGA与DDR存储器和FLASH存储器连接，DDR存储器能够提供高速大容量的数据存储。实施例5:如图1所示，本实施例在实施例4的基础上，增设CPLD，所述辅助FPGA与CPLD连接，CPLD与CPCI 6U标准板卡上的J5槽连接。根据CPLD的硬件特性，这种结构能够实现自定义总线接口和板间时钟同步控制功能，同时使整个处理卡内的数据和标准CPCI数据可充分交互。实施例6:如图1所示，本实施例在实施例5的基础上，增设RapidIO接口，所述辅助FPGA与RapidIO接口连接，RapidIO接口与CPCI 6U标准板卡上的J2槽连接，能够提供高速数据传输，提高本技术的通用性。实施例7:如图1所示，本实施例在实施例6的基础上，增设RocketIO接口，所述辅助FPGA与RocketIO接口连接，RocketIO接口与CPCI 6U标准板卡上的J3槽连接，以提高本技术的通用性。如上所述，便可较好的实现本技术。权利要求1.浮点运算处理卡，其特征在于:包括多个处理节点、多个主FPGA、一个辅助FPGA和CPCI总线接口，每个处理节点包括两个通过链路口互联的DSP芯片，所述处理节点中的两个D本文档来自技高网...

【技术保护点】
浮点运算处理卡，其特征在于：包括多个处理节点、多个主FPGA、一个辅助FPGA和CPCI总线接口，每个处理节点包括两个通过链路口互联的DSP芯片，所述处理节点中的两个DSP芯片通过同一外总线与一个主FPGA连接，所有DSP芯片通过链路口依次连接组成单向环状结构，?主FPGA与辅助FPGA连接，辅助FPGA与CPCI总线接口连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：叶川，
申请(专利权)人：四川鸿创电子科技有限公司，
类型：实用新型
国别省市：