【技术实现步骤摘要】
本专利技术具体涉及计算机系统领域。更具体地，本专利技术涉及分组数据操作领域。
技术介绍
在典型的计算机系统中，将处理器实现为利用产生ー种结果的指令在由大量的位(如64)表示的值上操作。例如，执行加法指令将第ー个64位值与第二个64位值相加并作为第三个64位值存储该結果。然而，多媒体应用(诸如以计算机支持的协作为目的的应用(CSC-电话会议与混合媒体数据处理的集成)、2D/3D图形、图象处理、视频压缩/解压、识别算法与音频处理)要求处理可以用少量的位表示的大量数据。例如，图形数据通常需要8或16位，声音数据通常需要8或16位。这些多媒体应用的各个需要ー种或多种算法，各需要若干操作。例如，算法可能需要加法、比较及移位操作。为了改进多媒体应用(以及具有相同特征的其它应用)，先有技术处理器提供分组数据格式。分组数据格式中通常用来表示单个值的位被分成若干固定长度的数据元素，各元素表示単独的值。例如，可将ー个64位寄存器分成两个32位元素，各元素表示ー个单独的32位值。此外，这些先有技术处理器提供并行分开处理这些分组数据类型中各元素的指令。例如，分组的加法指令将来自第一分组...
【技术保护点】
一种处理器，包括：多个寄存器，用于存储64位分组数据操作数；解码器，用于解码乘?加指令，所述乘?加指令具有32位指令格式，所述乘?加指令具有用于指示所述多个寄存器中的用来存储第一64位分组数据操作数的第一寄存器的第一字段，所述第一64位分组数据操作数具有第一4个带符号的16位整数数据元素A1、A2、A3和A4，并且所述乘?加指令具有用于指示所述多个寄存器中的用来存储第二64位分组数据操作数的第二寄存器的第二字段，所述第二64位分组数据操作数具有第二4个带符号的16位整数数据元素B1、B2、B3和B4；以及执行单元，所述执行单元与所述解码器和所述多个寄存器耦合，所述执行单元响...
【技术特征摘要】
1995.08.31 US 08/5213601.一种处理器，包括: 多个寄存器，用于存储64位分组数据操作数； 解码器，用于解码乘-加指令，所述乘-加指令具有32位指令格式，所述乘-加指令具有用于指示所述多个寄存器中的用来存储第一 64位分组数据操作数的第一寄存器的第一字段，所述第一 64位分组数据操作数具有第一 4个带符号的16位整数数据元素A1、A2、A3和A4，并且所述乘-加指令具有用于指示所述多个寄存器中的用来存储第二 64位分组数据操作数的第二寄存器的第二字段，所述第二 64位分组数据操作数具有第二 4个带符号的16位整数数据元素B1、B2、B3和B4 ;以及 执行单元，所述执行単元与所述解码器和所述多个寄存器耦合，所述执行単元响应于所述乘-加指令操作地将64位目的地操作数存储在所述多个寄存器中的通过所述乘-加指令的第三字段指示的第三寄存器中，所述64位目的地操作数包括2个带符号的32位整数数据元素，所述目的地操作数的第一数据元素包括A1*B1+A2*B2,所述目的地操作数的第ニ数据元素包括A3*B3+A4*B4, 其中所述处理器包括通用中央处理单元CPU，并且 其中所述处理器具有RISC体系结构。2.按权利要求1所述的处理器，其中所述执行単元响应于所述乘-加指令使所述第一64位分组数据操作数的第一 4个带符号的16位整数数据元素A1、A2、A3和A4的每ー个与所述第二 64位分组数据操作数的所述第二 4个带符号的16位整数数据元素B1、B2、B3和B4的相应ー个相乘以产生4个带符号的32位中间结果A1*B1、A2*B2、A3*B3和A4*B4，并且把带符号的32位中...
【专利技术属性】
技术研发人员：AD佩勒格，Y雅里，M米塔尔，LM门内梅尔，B艾坦，AF格卢，C杜龙，E科瓦施，W维特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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