一种可实现亚阈值工作的列交错SRAM结构制造技术

本发明专利技术公开一种可实现亚阈值工作的列交错SRAM结构，包括锁存型写驱动电路、SRAM存储单元阵列、行译码电路、列译码电路和灵敏放大器和读出电路；所述锁存型写驱动电路与SRAM存储单元阵列和列译码电路连接，SRAM存储单元阵列与行译码电路和灵敏放大器和读出电路连接；SRAM存储单元阵列由若干亚阈值SRAM基本存储单元组成，SRAM存储单元阵列采用列交错的排列方式。本发明专利技术通过在写驱动电路中加入锁存部件，能够保证写操作时“半选中”单元即使在亚阈值工作电压下仍然具有很好的稳定性，从而实现了亚阈值SRAM存储阵列的列交错，减小SRAM的软错误率，同时实现灵敏放大器的复用，提高SRAM的面积效率。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，具体涉及一种可实现亚阈值工作的列交错静态随机访问存储器(Static Random Access Memory, SRAM)结构。
技术介绍
为了实现SRAM的超低功耗，亚阈值SRAM的设计近几年成为研究热点。单端读取的8管和10管SRAM单元结构被相继提出，这些存储单元可以实现SRAM的亚阈值工作，达到低压、低功耗的效果；但是这些单元的低压工作方式使得它们在SRAM阵列中难以实现列交错，只能将一个字的所有位相邻排列，如图1所示，一行存储单元由两个逻辑字10和11组成，构成每个逻辑字的三位存储单元相邻排列，这样会导致一个逻辑字的多位存储单元易受粒子撞击影响，增加了 SRAM的软错误率，而这个问题在低压SRAM设计中更为突出。为了解决这个问题，一种有效的方法就是采用SRAM列交错的阵列结构，如图2所示，两个逻辑字10和11的存储单元交叉排列，这样减小了每个逻辑字出现多位数据错误的概率，降低了SRAM的软错误率，另外还可以实现灵敏放大器的复用，提高SRAM的面积效率。为了实现亚阈值SRAM的列交错结构，在2011年JSSC上发表的《A Large σ VTH/VDD Tolerant Zigzag8TSRAM With Area-EfficientDecoupled Differential Sensing and Fast Write-BackScheme))中，采用了“写回”技术解决SRAM低压写操作的“半选中干扰”问题，从而实现亚阈值SRAM的列交错结构。但是该方法在每次写操作之前都要先进行读操作，降低了 SRAM的存取速度。IK Joon Chang等人在2009年JSSC上提出差分结构的10管亚阈值SRAM单元，写操作时通过单独控制每一列存储单元的存取管，实现SRAM列交错的阵列结构。这种设计的不足之处是10管存储单元结构复杂，单元面积过大，不利于SRAM的面积效率。国内关于亚阈值SRAM的设计研究非常少，复旦大学、东南大学、安徽大学等研究机构主要集中在基本的6管单元SRAM的稳定性、可靠性研究。
技术实现思路
本专利技术针对上述问题，设计了一种可实现亚阈值工作的列交错SRAM结构，用来实现SRAM列交错，减小SRAM的软错误率，提高SRAM的面积效率。该结构与亚阈值SRAM电路兼容，解决了亚阈值SRAM的列交错问题。为了实现上述目的，本专利技术采用如下技术方案:一种可实现亚阈值工作的列交错SRAM结构，包括锁存型写驱动电路、SRAM存储单元阵列、行译码电路、列译码电路和灵敏放大器和读出电路；所述锁存型写驱动电路与SRAM存储单元阵列的位线和位线非连接，行译码电路与SRAM存储单元阵列连接，列译码电路与锁存型写驱动电路连接，灵敏放大器和读出电路与SRAM存储单元阵列的读位线连接；SRAM存储单元阵列由若干亚阈值SRAM基本存储单元组成，SRAM存储单元阵列采用列交错的排列方式。本专利技术进一步的改进在于:SRAM存储单元阵列的每一行由M个逻辑字组成，每个逻辑字包括N位亚阈值SRAM基本存储单元，其中M和N均为正整数；锁存型写驱动电路包括第一反相器、第二反相器、传输门和M个锁存器；读写使能输入线通过第一反相器连接传输门的两个控制端；写入数据输入线连接传输门的输入端；每个锁存器均由四个二输入与非门构成，所述四个二输入与非门包括第一与非门、第二与非门、第三与非门和第四与非门；第一与非门的输出端连接第三与非门的第一输入端，第三与非门的输出端和第四与非门的第一输入端连接对应亚阈值SRAM基本存储单元的位线，第二与非门的输出端连接第四与非门的第二输入端，第四与非门的输出端和第三与非门的第二输入端连接对应亚阈值SRAM基本存储单元的位线非；传输门的输出端直接连接每个锁存器的第一与非门的第一输入端，传输门的输出端通过第二反相器连接每个锁存器的第二与非门的第二输入端；第一与非门的第二输入端和第二与非门的第一输入端连接列译码电路。本专利技术进一步的改进在于:一个锁存器连接一个对应的亚阈值SRAM基本存储单元；一个锁存型写驱动电路中的所有锁存器对应连接不同逻辑字的亚阈值SRAM基本存储单元。本专利技术进一步的改进在于:使用时，首先通过写入数据输入线把写入数据送到传输门的输出端，锁存型写驱动电路的M个锁存器根据列译码电路的列译码结果确定M个锁存器中一个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。本专利技术进一步的改进在于:所述一种可实现亚阈值工作的列交错SRAM结构包括N个锁存型写驱动电路；使用时，首先通过写入数据输入线把写入数据送到各锁存型写驱动电路的传输门的输出端，所有锁存型写驱动电路中对应同一逻辑字的一个或多个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。本专利技术进一步的改进在于:所述亚阈值SRAM基本存储单元包括:双稳态存储环、第一 NMOS管和第二 NMOS管组成的开关、第三NMOS管和第四NMOS管组成的读缓冲器 ’第一匪OS管的栅极接字线，源端接双稳态存储环的一端，漏端接位线，第二 NMOS管的栅极接字线，源端接双稳态存储环的另一端，漏端接位线非；第三NMOS管的栅极接双稳态存储环的另一端，源端接地，漏端接第四NMOS管的源端，第四NMOS管的栅极接读字线，漏端接读位线。本专利技术进一步的改进在于:当一行中的亚阈值SRAM基本存储单元被选中写入数据时，这些单元中的字线被置为逻辑高电平，将位线和位线非与双稳态存储环的一端和另一端连接起来，而读字线仍为逻辑低电平的无效状态，这样对亚阈值SRAM基本存储单元进行写操作。本专利技术进一步的改进在于:当一行中的亚阈值SRAM基本存储单元被选中读出数据时，这些单元中的读字线被置为逻辑高电平，而字线仍为逻辑低电平的无效状态，双稳态存储环另一端的逻辑状态决定了第三NMOS管是否导通，从而决定在读周期开始前被预充电的读位线是否放电，然后读位线上的电压变化送到灵敏放大器和读出电路，实现对亚阈值SRAM基本存储单元的读操作。本专利技术进一步的改进在于:所述双稳态存储环由两个交叉连结的反相器组成。 本专利技术中SRAM存储单元阵列根据行译码电路的结果选择相应的行，并把该行的字线打开，根据列译码电路的结果选择相应的列，并把该列的位线与锁存型SRAM写驱动电路连通，使得由位线和位线非上传来的数据能够写入SRAM存储单元阵列的基本存储单元中。本专利技术的锁存型SRAM写驱动电路带来的有益技术效果是:通过在写驱动电路中加入锁存部件，能够保证写操作时“半选中”单元即使在亚阈值工作电压下仍然具有很好的稳定性，从而实现了亚阈值SRAM存储阵列的列交错，减小SRAM的软错误率，同时实现灵敏放大器的复用，提高SRAM的面积效率。对比已有技术，本专利技术的主要优势是:不需要复杂的亚阈值存储单元设计，节省单元面积，而且只是在传统的写驱动电路中加入锁存部件，由此增加的功耗和面积可忽略，因而提高了 SRAM的面积效率；本专利技术从外围电路的改进上来实现SRAM的列交错，因此并不是只针对某种存储单元结构有效，而是具有广泛的适应性；不需要设计特殊的控制时序来实现列交错。附图说明下面结合附图和专利技术人给出的实施实例，对本专利技术进行详细说明。图1为SRAM非列交错的阵列结构示意图；图2为SRAM列交错的阵列结构示意本文档来自技高网...

【技术保护点】
一种可实现亚阈值工作的列交错SRAM结构，其特征在于，包括锁存型写驱动电路（1）、SRAM存储单元阵列（2）、行译码电路（3）、列译码电路（4）和灵敏放大器和读出电路（5）；所述锁存型写驱动电路（1）与SRAM存储单元阵列（2）的位线（BL）和位线非（BLB）连接，行译码电路（3）与SRAM存储单元阵列（2）连接，列译码电路（4）与锁存型写驱动电路（1）连接，灵敏放大器和读出电路（5）与SRAM存储单元阵列（2）的读位线（RBL）连接；SRAM存储单元阵列（2）由若干亚阈值SRAM基本存储单元（20）组成，SRAM存储单元阵列（2）采用列交错的排列方式。

【技术特征摘要】
1.一种可实现亚阈值工作的列交错SRAM结构，其特征在于，包括锁存型写驱动电路(I)、SRAM存储单元阵列(2)、行译码电路(3)、列译码电路(4)和灵敏放大器和读出电路(5);所述锁存型写驱动电路(I)与SRAM存储单元阵列(2)的位线(BL)和位线非(BLB)连接，行译码电路(3)与SRAM存储单元阵列(2)连接，列译码电路(4)与锁存型写驱动电路(I)连接，灵敏放大器和读出电路(5)与SRAM存储单元阵列(2)的读位线(RBL)连接；SRAM存储单元阵列(2)由若干亚阈值SRAM基本存储单元(20)组成，SRAM存储单元阵列(2)采用列交错的排列方式。2.根据权利要求1所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，SRAM存储单元阵列(2)的每一行由M个逻辑字组成，每个逻辑字包括N位亚阈值SRAM基本存储单元(20)，其中M和N均为正整数；锁存型写驱动电路(I)包括第一反相器(40)、第二反相器(41)、传输门(42)和M个锁存器；读写使能输入线(WEN)通过第一反相器(40)连接传输门(42)的两个控制端；写入数据输入线(DIN)连接传输门(42)的输入端；每个锁存器均由四个二输入与非门构成，所述四个二输入与非门包括第一与非门(430)、第二与非门(431)、第三与非门(432)和第四与非门(433);第一与非门(430)的输出端连接第三与非门(432)的第一输入端,第三与非门(432)的输出端和第四与非门(433)的第一输入端连接对应亚阈值SRAM基本存储单元的位线，第二与非门(431)的输出端连接第四与非门(433)的第二输入端，第四与非门(433)的输出端和第三与非门(432)的第二输入端连接对应亚阈值SRAM基本存储单元的位线非；传输门(42)的输出端直接连接每个锁存器的第一与非门(430)的第一输入端，传输门(42)的输出端通过第二反相器(41)连接每个锁存器的第二与非门(431)的第二输入端；第一与非门(430)的第二输入端和第二与非门(431)的第一输入端连接列译码电路(4)。3.根据权利要求2所述 的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，一个锁存器连接一个对应的亚阈值SRAM基本存储单元；一个锁存型写驱动电路(I)中的所有锁存器对应连接不同逻辑字的亚阈值SRAM基本存储单元。4.根据权利要求2所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，使用时，首先通过写入数据输入线(DIN)把写入数据送到传输门(42)的输...

【专利技术属性】
技术研发人员：赵慧，耿莉，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：