半导体制造方法技术

一种存储器位单元包括：锁存器，与锁存器相连接的写端口，以及与锁存器相连接的读端口。写端口包括：具有第一阈值电压的第一组器件和具有第二阈值电压的第二组器件，第二阈值电压大于第一阈值电压。读端口包括：具有第三阈值电压的第三组器件，第三阈值电压小于第一阈值电压。本发明专利技术还提供了一种半导体制造方法。

【技术实现步骤摘要】

本方法涉及半导体存储器。更具体而言，所公开的方法涉及制造半导体存储器的方法。
技术介绍
静态随机存取存储器(“SRAM”)包括多个成行成列设置从而形成阵列的单元。传统的SRAM单元包括多个与位线和字线连接的晶体管，位线和字线用于读取一个比特的数据并将一个比特的数据写入存储器单元。随着SRAM单元尺寸的不断减小，通常为了降低器件的功率消耗而降低电源电压VCC。虽然降低电源电压减少了读电流的量，但是却导致漏电流相对于读电流变大了。漏电流相比于读电流增加的情况导致难以准确地从存储器单元读取数据，而且还降低了从位单元读取数据的速度或将数据写入位单元的速度。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种存储器位单元，包括:锁存器；写端口，与所述锁存器相连接，包括具有第一阈值电压的第一组器件，和具有第二阈值电压的第二组器件，所述第二阈值电压大于所述第一阈值电压；以及读端口，与所述锁存器相连接，包括具有第三阈值电压的第三组器件，所述第三阈值电压小于所述第一阈值电压。在该存储器位单元中，所述第一组器件具有第一栅极长度，所述第二组器件具有第二栅极长度，所述第二栅极长度比所述第一栅极长度长，并且所述第三组器件具有第三栅极长度，所述第三栅极长度比所述第一栅极长度短。在该存储器位单元中，所述第一组器件形成在第一类型的第一阱中，所述第二组器件形成在第一类型的第二阱中，并且所述第三组器件形成在第一类型的第三阱中，并且第四组器件形成在第二类型的第一阱中。在该存储器位单元中，所述第一类型的第一阱具有第一掺杂浓度，所述第一类型的第二阱具有不同于所述第一掺杂浓度的第二掺杂浓度，并且所述第一类型的第三阱具有不同于所述第一掺杂浓度和所述第二掺杂浓度的第三掺杂浓度。在该存储器位单元中，所述第一类型的第一阱设置为直接邻近所述第二类型的第一阱，并且所述第一类型的第二阱设置在所述第二类型的第一阱和所述第一类型的第三阱之间。在该存储器位单元中，所述第一组器件、所述第二组器件、和所述第三组器件的栅极电介质厚度相同。在该存储器位单元中，所述第一类型的第一阱和所述第一类型的第二阱具有第一掺杂浓度，并且所述第一类型的第三阱具有不同于所述第一掺杂浓度的第二掺杂浓度。在该存储器位单元中，所述第一组器件，所述第二组器件，和所述第三组器件的栅极电介质厚度相同，所述第四组器件的栅极电介质厚度与所述第一组器件、所述第二组器件、和所述第三组器件的栅极电介质厚度不同。根据本专利技术的另一方面，提供了一种制造半导体存储器的方法，包括:在半导体衬底中形成存储器位单元的第一组器件，所述第一组器件具有第一阈值电压；在所述半导体衬底中形成所述存储器位单元的第二组器件，所述第二组器件具有大于所述第一阈值电压的第二阈值电压；在所述半导体衬底中形成所述存储器位单元的第三组器件，所述第三组器件具有小于所述第一阈值电压的第三阈值电压；以及在所述半导体衬底中形成所述存储器位单元的第四组器件，所述第四组器件具有第四阈值电压。在该方法中，形成所述第一组器件包括:掺杂所述半导体衬底，从而产生第一类型的第一阱；形成所述第二组器件包括:掺杂所述半导体衬底，从而产生第一类型的第二阱；形成所述第三组器件包括:掺杂所述半导体衬底，从而产生第一类型的第三阱；形成所述第四组器件包括:掺杂所述半导体衬底，从而产生第二类型的第一阱。在该方法中，形成所述第一组器件包括:在所述第一类型的第一阱的上方沉积具有第一厚度的栅极电介质；形成所述第二组器件包括:在所述第一类型的第二阱的上方沉积所述具有第一厚度的栅极电介质；形成所述第三组器件包括:在所述第一类型的第三阱的上方沉积所述具有第一厚度的栅极电介质；并且形成所述第四组器件包括:沉积具有第二厚度的栅极电介质，所述第二厚度不同于所述第一厚度。在该方法中，形成所述第一组器件包括:将设置在所述半导体衬底上方的导电材料图案化，从而提供具有第一长度的栅电极；形成所述第二组器件包括:将所述导电材料图案化，从而提供具有第二长度的栅电极，所述第二长度大于所述第一长度；并且形成所述第三组器件包括:将所述导电材料图案化，从而提供具有第三长度的栅电极，所述第三长度小于所述第一长度。在该方法中，所述第一组器件和所述第二组器件形成写端口，所述第三组器件形成读端口。根据本专利技术的又一方面，提供了一种半导体存储器，包括:多个位单元，布置在多个行和多个列中，所述多个行中的每一行与至少一条字线相关联，并且所述多个列中的每一列与至少一条位线相关联，其中，第一位单元设置在第一行和第一列中，并且包括:包括第一组器件和第二组器件的写端口，所述第一组器件具有第一阈值电压，所述第二组器件具有大于所述第一阈值电压的第二阈值电压；以及包括第三组器件的读端口，所述第三组器件具有小于所述第一阈值电压的第三阈值电压。在该半导体存储器中，所述第一组器件形成在第一类型的第一阱中，所述第二组器件形成在第一类型的第二阱中，所述第三组器件形成在第一类型的第三阱中，并且第四组器件形成在第二类型的第一阱中。在该半导体存储器中，所述第一类型的第一阱设置为直接邻近所述第二类型的第一阱，并且所述第一类型的第二阱设置在所述第二类型的第一阱和所述第一类型的第三阱之间。在该半导体存储器中，第二位单元设置在所述第一行和第二列中，所述第二位单元包括:包括第五组器件、第六组器件、和第七组器件的写端口，所述第五组器件具有所述第一阈值电压，所述第六组器件具有所述第二阈值电压，所述第五组器件形成在第一类型的第四阱中，所述第六组器件形成在第一类型的第五阱中，所述第七组器件形成在第二类型的第二阱中；以及包括第八组器件的读端口，所述第八组器件具有所述第三阈值电压，所述第八组器件形成在第一类型的第六阱中。在该半导体存储器中，所述第一类型的第四阱设置为直接邻近所述第二类型的第二阱和所述第一类型的第一阱，所述第一类型的第五阱设置在所述第二类型的第二阱和所述第一类型的第六阱之间。在该半导体存储器中，所述第一类型的第四阱设置为直接邻近所述第二类型的第二阱，所述第一类型的第五阱设置在所述第二类型的第二阱和所述第一类型的第六阱之间，并且所述第一类型的第六阱设置为直接邻近所述第一类型的第三阱。在该半导体存储器中，所述第一组器件具有第一栅极长度，所述第二组器件具有长于所述第一栅极长度的第二栅极长度，并且所述第三组器件具有短于所述第一栅极长度的第三长度。附图说明图1示出经过改进的半导体存储器的一个实例。图2示出了根据图1示出的半导体存储器的经过改进的存储器位单元的一个实例。图3A示出单个图2所示的经过改进的存储器位单元的布局的一个实例。图3B示出一对直接邻近经过改进的存储器位单元的布局的一个实例。图4是制造经过改进的半导体存储器的一个实例的流程图。具体实施例方式以下关于示例性实施例的描述是要结合附图进行阅读的，可以将其当做整个说明书的一部分。本文中描述的经过改进的半导体存储器的优点是提供泄漏更少的更高运行速度。本文中公开的经过改进的半导体存储器所带来的优点的提供不需要半导体衬底上的额外占用空间(足迹，footprint)。在一些实施例中，存储器位单元包括锁存器，与该锁存器连接的写端口(writeport)，和与该锁存器连接的读端口(read port)。写本文档来自技高网...

【技术保护点】
一种存储器位单元，包括：锁存器；写端口，与所述锁存器相连接，包括具有第一阈值电压的第一组器件，和具有第二阈值电压的第二组器件，所述第二阈值电压大于所述第一阈值电压；以及读端口，与所述锁存器相连接，包括具有第三阈值电压的第三组器件，所述第三阈值电压小于所述第一阈值电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：台湾;71