成像装置及其成像方法制造方法及图纸

本发明专利技术涉及一种成像装置，包括：像素阵列，其包括排列成行和列的多个像素；以及多个像素输出线，其中至少一列所述多个像素对应于多于一个像素输出线；其中，所述至少一列所述多个像素中多于一个像素经由所述多于一个像素输出线同时读出。

【技术实现步骤摘要】

本专利技术涉及成像领域，特别地涉及一种。
技术介绍
高速图像传感器的应用日渐广泛。例如汽车传感器，安防监控，工业控制和专业数码摄相机等诸多应用中，对图像传感器的速度的要求越来越高。现有的提供图像传感器成像速度的常用方法包括:多通道和列并行读出等。虽然这些现有架构可以在一定程度上提高帧率。然而，由于单行像素同时从像素阵列中读出到列处理电路中所需要的时间无法缩短，帧率的提高最终被单行像素读出时间所限制。单行像素读出时间通常在10微秒的量级。这已成为目前图像传感器成像速度进一步提高的瓶颈和制约。
技术实现思路
针对现有技术中存在的技术问题，根据本专利技术的一个方面，提出了一种成像装置，包括:像素阵列，其包括排列成行和列的多个像素；以及多个像素输出线，其中至少一列所述多个像素对应于多于一个像素输出线；其中，所述至少一列所述多个像素中多于一个像素经由所述多于一个像素输出线同时读出。根据本专利技术的另一个方面，提出了一种读出电路，包括:多个像素输出线，其中所述多个像素输出线中多于一个像素输出线与一列像素相对应，其中，所述至少列像素中多于一个像素经由所述多于一个像素输出线同时读出；多个模拟开关，其与所述多个像素输出线连接，对同时读出的像素的输出信号进行选择；以及多个处理电路，其与多个模拟开关连接；其中，同时读出的像素的所述输出信号经选择输出到不同的处理电路。根据本专利技术的另一个方面，提出了一种成像方法，包括:利用像素阵列成像，其中所述像素阵列包括排列成行和列的多个像素；以及按行读出所述像素阵列的多个像素，其中所述多个像素中多于一行像素经由多个像素输出线同时读出；其中，至少一列所述多个像素对应于多于一个像素输出线。附图说明下面，将结合附图对本专利技术的优选实施方式进行进一步详细的说明，其中:图1是一种成像装置的结构的示意图；图2是表示了一种代表性像素结构的示意图；图3是表示了一种代表性像素结构的示意图；图4是根据本专利技术的一个实施例的成像装置的结构示意图；图5是根据本专利技术的一个实施例的成像装置的电路示意图；图6是图5所示的成像装置的行控制电路的时序图；图7是根据本专利技术的一个实施例的行驱动电路示意图；图8a和图8b是根据本专利技术的一个实施例的模拟开关的功能示意图9a和图9b是与图8a和图8b的I旲拟开关相对应的另一I旲拟开关的功能不意图；以及图10是根据本专利技术的一个实施例的成像方法的流程图。具体实施例方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。术语“像素” 一词指含有感光器件或用于将电磁信号转换成电信号的其他器件的电子元件。为了说明的目的，图1描述了一种代表性成像装置，其包含一个像素阵列。图2中描述一种代表性的像素，并且像素阵列中的所有像素通常都将以类似的方式制造。图1表示了一种成像装置的结构的示意图。图1所示的成像装置100，例如CMOS成像装置，包括像素阵列110。像素阵列110包含排列成行和列的多个像素。像素阵列110中每一列像素由列选择线全部同时接通，且每一行像素分别由行选择线选择性地输出。每一像素具有行地址和列地址。像素的列地址对应于由列解码和驱动电路120驱动的行选择线，而像素的行地址对应于由行解码和驱动电路130驱动的行选择线。控制电路140控制列解码和驱动电路120和行解码和驱动电路130以选择地读出像素阵列中适当的行和列对应的像素输出信号。像素输出信号包括像素重设信号Vrst和像素图像信号Vsig。像素重设信号Vrst代表重设感光器件(如光电二极管)的浮动扩散区域时从浮动扩散区域获得的信号。像素图像信号Vsig代表由感光器件所获取的代表图像的电荷转移到浮动扩散区域后所获得的信号。像素重设信号Vrst和像素图像信号Vsig均由行采样和保持电路150读取，并经过差动放大器160相减。差动放大器160所输出的Vrst-Vsig信号即表不感光器件所获取的图像信号。该图像信号经过模数转换器ADC170后转换为数字信号，然后由图像处理器180进行进一步处理，以输出数字化的图像。图2是表示了一种代表性像素结构的示意图。图2的像素200包括光电二极管202，转移晶体管204，重设晶体管206，源极跟随晶体管208和行选择晶体管210。光电二极管202连接到转移晶体管204的源极。转移晶体管204由信号TX控制。当TX控制转移晶体管至“on”状态时，光电二极管中积累的电荷被转移到存储区域21中。同时，光电二极管202被重设。源极跟随晶体管208的栅极连接到存储区域21。源极跟随晶体管208放大从存储区域21接收的信号。重设晶体管206源极也连接到存储区域21。重设晶体管206由信号RST控制，用来重设存储区域21。像素200还进一步包括由行选择晶体管210。行选择晶体管210由信号RowSel控制，将源极跟随晶体管208放大的信号输出到输出线Vout。图3也是表示了一种代表性像素结构的示意图。图3并不是抽象的电路逻辑关系示意图，而是具体的半导体结构示意图。图3所述的像素300包括了光电二极管302作为感光器件。像素300包括转移栅极303，其与光电二极管302和存储区域，即浮动扩散区域304 一起形成转移晶体管。像素300还包括重设栅极305，其连接在浮动扩散区域304和有源区域306之间，以重设浮动扩散区域304。有源区域306连接到电极源Vaa。像素300还包括源极跟随栅极307，其连接在有源区域306和308之间，形成源极跟随晶体管，并且源极跟随栅极307通过电连接347电耦合到浮动扩散区域304。像素300进一步包括行选择晶体管栅极309，其连接在有源区域308和作为像素输出端的有源区域310之间，形成行选择晶体管。上述晶体管的源极区/漏极区、浮动扩散区、在栅极下一级在源极/漏极区之间的沟道区、和光电二极管因其掺杂性而定义为有源区域，其与栅极结构相结合而定义有源电子装置。针对现有技术中的问题，本专利技术提出一种多行同时读出的读出电路架构，使得可以在同一时间内读出两行甚至多行像素信号。这可以大大减少一行读出的时间，继而提高整个传感器读出的帧率。本专利技术可以应用在图1-图3所示的成像装置中，也可以应用在其他类似的结构中。图4是根据本专利技术的一个实施例的成像装置的结构示意图。图4的实施例采用了两行同时读出架构。本领域技术人员能够理解，本专利技术同样可以采用多于两行的同时读出构架。如图4所示，成像装置400包括像素阵列401。图4示出了像素阵列400的任意相邻的4列及其第n-1行、第n行和第n+1行以及第n_2行和第n+2行的一部分。与在其他像本文档来自技高网...

【技术保护点】
一种成像装置，包括：像素阵列，其包括排列成行和列的多个像素；以及多个像素输出线，其中至少一列所述多个像素对应于多于一个像素输出线；其中，所述至少一列所述多个像素中多于一个像素经由所述多于一个像素输出线同时读出。

【技术特征摘要】
1.一种成像装置，包括: 像素阵列，其包括排列成行和列的多个像素；以及 多个像素输出线，其中至少一列所述多个像素对应于多于一个像素输出线； 其中，所述至少一列所述多个像素中多于一个像素经由所述多于一个像素输出线同时读出。2.按权利要求1所述的成像装置，其中，所述至少一列所述多个像素中相邻的像素由不同的像素输出线读出。3.按权利要求2所述的成像装置，其中，同时读出的像素共享TX信号。4.按权利要求3所述的成像装置，其中，不同时读出的相邻像素共享电荷存储区。5.按权利要求3所述的成 像装置，进一步包括行驱动电路，其中所述行驱动电路同时启动同时读出的像素所在的多于一行的重设信号。6.按权利要求3所述的成像装置，进一步包括多个模拟开关，所述多个模拟开关与所述多个像素输出线连接，以对所述多个像素输出线的输出信号进行选择。7.按权利要求6所述的成像装置，其中，所述多个模拟开关连接到多个处理电路，同时读出的像素的输出信号经所述多个模拟开关选择后输出到不同的处理电路。8.按权利要求2所述的成像装置，其中，成像装置的像素面积占整个成像装置面积的80%。9.按权利要求2所述的成像装置，其中，所述成像装置中应用了BSI (BackSideIllumination)背部照明技术。10.按权利要求2所述的成像装置，进一步包括在模数转换器后的数字化修正电路，用于对于颜色相同而被不同的所述像素输出线读出的像素的转换增益进行数字化修正。11.一种读出电路,包括: 多个像素输出线，其中所述多个像素输出线中多于一个像素输出线与一列像素相对应，其中，所述至少列像素中多于一个像素经由所述多于一个像素输出线同时读出...

【专利技术属性】
技术研发人员：陈碧，徐辰，
申请(专利权)人：江苏思特威电子科技有限公司，
类型：发明
国别省市：