多通道抗干扰数字采样装置制造方法及图纸

本发明专利技术公开了多通道抗干扰数字采样装置，包括：一若干个多路并行的ADC构成的模数转换器组，以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号，所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出给ADC芯片。该装置在16位ADC的基础上，采用超低抖动的采样时钟来达到其动态范围的最大化，同时一个多通道输出的延迟可变时钟芯片来保证每路采样时钟的一致性，装置灵活性高，结构简单，具有较高的同步性及较高的动态范围。

【技术实现步骤摘要】

本专利技术涉及一种多通道抗干扰数字采样装置，应用于北斗卫星导航多通道的抗干扰设计。
技术介绍
现有的卫星导航抗干扰处理系统核心的指标就是干信比的要求，而其硬件设计最核心是部分就是数字处理部分的硬件设计。首先要想达到更高干信比要求就需要数字处理部分ADC (模数转换器)的动态范围的性能更高，对于ADC选择，越高的动态范围就意味着ADC的有效位数越多。而目前技术而言，高位数的ADC要想使其动态范围达到最好的效果就需要其外部采样时钟具有地抖动的特性。其次，多路并行的数字采样电路其一致性越高后端数字处理的准确性就越高，每路之间采样时钟的一致性就需要较高的要求，通道数越多一致性就越难保证。本专利技术重点针对ADC的高动态性及其采样时钟的低抖动，多通道并行的高一致性要求进行设计。相比现有多数设计，本方案能够做到较高的干信比，同时多个通道间采样时钟能做到零延时的高一致性，其性能优势明显。
技术实现思路
为了克服ADC采样动态范围的不足，提供一种多通道抗干扰数字采样装置，该装置在16位ADC的基础上，采用超低抖动的采样时钟来达到其动态范围的最大化，同时一个多通道输出的延迟可变时钟芯片来保证每路采样时钟本文档来自技高网...

【技术保护点】
多通道抗干扰数字采样装置，其特征在于，包括：一若干个多路并行的ADC构成的模数转换器组，以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号，所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出给ADC芯片。

【技术特征摘要】
1.多通道抗干扰数字采样装置，其特征在于，包括: 一若干个多路并行的ADC构成的模数转换器组， 以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号， 所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出...

【专利技术属性】
技术研发人员：赵铮，
申请(专利权)人：陕西北斗恒通信息科技有限公司，
类型：发明
国别省市：